[첨부1] 2022년도 PIM인공지능반도체핵심기술개발 기획과제 목록 (총 31개)

기술분야	번호	과제명
PIM인공지능반도체핵심기술개발	1	PIM 패키지용 EMI 차폐 및 고방열의 복합기능 소재 개발
	2	몰드 웨이퍼의 표면 그라인더
	3	PIM용 적층 메모리 수율 향상을 위한 웨이퍼 에지 트리머개발
	4	HBM 초박형 웨이퍼 핸들링용 본딩/디본딩 장비 및 접착제 상용화 기술개발 (통합1-총괄)
	5	HBM 제조를 위한 초박형 웨이퍼 핸들링용 본딩장비 상용화 기술 개발 (통합1-1세부)
	6	HBM 초박형 웨이퍼 핸들링용 디본딩 장비 상용화 기술 개발(통합1-2세부)
	7	초박형 웨이퍼 핸들링용 본딩/디본딩 임시고정용 접착제 (통합1-3세부)
	8	HBM 초박형 웨이퍼 De-Bonder용 UV 레이저 모듈 개발
	9	PIM 내부 3D 인터커넥션 불량을 열화 손상없이 검사할 수 있는 저피폭 X-Ray 검사 기술 개발
	10	적층형 PIM 제조를 위한 300mm Wafer to Chip 3D적층 검사장비 개발
	11	반도체 패키징용 기판 및 패턴 검사기술 개발
	12	MRAM magnetic property 분석용 고속 검사 장비
	13	반도체 Wafer 및 소재내 ppt level 금속/이온 오염 인라인 분석 기술
	14	플라즈마-마이크로파 기반 고속 도핑농도 측정장비 기술개발
	15	300mm 패턴 wafer 초고속 optical CD 균일도 검사장비
	16	PIM용 반도체 공정을 위한 실시간 반도체 이종 공정변수분포를 진단하는 300 mm 무선 웨이퍼형 공정센서(SOW) 개발 및 제조 기술
	17	초고해상도 현미경 기술 기반 반도체 분석용 검사 장비
	18	이방성 다층박막 초고속 계측검사 장비
	19	특수한 GST EHU(Extreme High Unbalanced) MAGNETRON을 포함한 PVD 장비 개발
	20	MTJ(Magnet Tunnel Junction) Capping Layer 제조용 Plasma Source를 이용한 저온공정 Silicon Nitride 증착 장비 개발
	21	반도체용 저에너지 고전류 이온주입 파일럿 장비 개발
	22	3차원 수직형 상변화메모리(3D V-PCRAM)용 원자층 증착 (ALD) 장비 및 전구체 개발
	23	병렬 인터페이스를 지원하는 PIM용 SCM 제어 SoC 기술개발
	24	엣지 디바이스용 경량 AI를 위한 메모리 내 컴퓨팅 지원 SCM 컨트롤러 IP 기술 개발
	25	차세대 이종 융합 메모리 브릿지 컨트롤러 기술 개발
	26	융합 메모리를 위한 고속 SCM 스토리지 연산 가속 SoC 기술 개발
	27	SCM기반 PIM의 이종 시스템 융합 3D 적층형 인터페이스 기술 개발
	28	고속 SCM 메모리용 모듈 인터페이스를 위한 저잡음 회로 기술 개발
	29	Near-DRAM 딥러닝 가속기 통합 DRAM 인터페이스 반도체 개발
	30	엣지 (Edge) Device향 차세대 SRAM/ReRAM-Based PIM 집적회로 기술 개발
	31	차세대메모리 기반 안정적 PIM 동작 시스템 기술개발

품목번호

2022-반도체공정장비-PIM-일반-01

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

200208

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

PIM 패키지용 EMI 차폐 및 고방열의 복합기능 소재 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 6단계)

3

8

1

4

0

0

2

1

1

0

1. 개념 및 산업동향

ㅇ초고성능 PIM 패키지에 적용할 수 있는 저가의 EMI 차폐 및 고방열이 가능한 소 재기술 개발을 목표로 함. 고기능성 EMI 차폐 및 방열 소재 개발은 대외의존도가 높은 소재의 국산화를 통해 혁신적인 소재 기술을 확보하고자 함.

ㅇEMI 차폐 성능과 방열 기능 구현은 다기능성 합금 및 복합소재, 나노소재, 필러소재 등 다양한 소재와 공정 방법이 적용될 수 있으며 특정 기술에 한정되지 않음.

ㅇEMI 차폐 설계를 위해 차폐 효율이 높은 차폐소재 및 소재를 제어하는 공정 기술이 필요함. 특히, 고주파영역(25~45GHz)에서 차폐 가능한 소재 및 측정 시스템 개발이 중요해지고 있음. 고방열 패키지용 소재 개발을 위해서는 heat sink, heat spreader, TIM(thermal interface material) 등에 사용되는 소재의 응용 기술 개발이 진행되어야 함.

ㅇ특히 인공지능 산업의 발달로 최적화된 PIM 반도체가 개발되면서 더불어 반도체 패키지 제조에 있어서 고기능성(EMI 차폐, 고방열) 소재에 대한 요구가 많아짐.

ㅇ본 과제를 통해 우수한 EMI 차폐 소재 및 고방열 특성 소재, 초고성능 PIM 패키징 공정 기술을 확보할 수 있을 것으로 기대됨

2. 지원 범위

ㅇ저가의 EMI 차폐와 고방열 특성의 복합 소재 제조 (합금 소재, 나노 소재, 고분자 소재, 필러 소재) 기술과 공정 기술 개발

ㅇ복합소재를 적용한 패키지 제조용 공정 기술 개발

ㅇ패키지에 적용 후 EMI 차폐 및 방열 성능 검증

ㅇEMI 차폐 및 방열 소재의 양산 수준 소재 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	EMI 차폐 효율	dB	≥ 60dB(@25～45GHz)
2	열전도도	W/mK	≥ 6W/mK
3	유리전이온도(Tg)	℃	≥ 150
4	열팽창계수 (CTE) (α1(Tg이하)/α2(Tg이상))	ppm/℃	≤ 10 / ≤ 25

3. 지원 필요성

ㅇ반도체 산업은 빅데이터, 고성능 컴퓨터(HPC), AI, 5G, 차량용 반도체 등으로 인해 폭발적인 수요가 발생하였으며 지속 성장할 것으로 예측됨. 특히 메모리소자와 로직소자 등이 하나로 패키징하는 기술이 핵심이 되면서, 반도체 패키지 내 EMI 차폐 및 방열에 관한 기술이 중요해짐.

ㅇ반도체의 고집적화, 고기능화, 소형화로 소자 및 패키지에서의 발열 문제는 더욱 심각해지고 있으며 소재에 대한 수요는 증가하고 있음. 하지만 해외 의존도가 매우 높고, 특히 일본 수출규제 등 수급 문제를 고려할 때 등 소재 국산화는 세계 반도체 시장에서 국가 경쟁력을 높이고 기술력 강화에 도움이 될 것으로 생각됨.

ㅇ인공지능, 5G, 고밀도 메모리 등 초고성능 PIM 시스템에서는 전력 급증으로 방열 문제가 매우 중요하고, 특히 프로세서와 메모리 간 인터페이스 성능향상을 위해 칩 간 간격이 작아지고 있으며, 성능향상을 위한 방열기술은 차세대 반도체의 필수 기술로 국가적으로 기술 확보의 필요성이 매우 높음.

ㅇEMI 차폐 및 방열 솔루션은 국내 반도체 산업의 글로벌 경쟁력 확보와 핵심소재 기술로 매우 중요하기에 정부의 정책적 지원이 필요함.

ㅇ차세대지능형 반도체 기술개발사업 네 아래 과제들과 연계성 있으며, 반도체 제품의 EMI 차폐와 방열 문제 해결은 전력관리와도 관련이 있고, 이에 정부의 에너지 정책 방향과도 부합한다고 볼 수 있음.

- 반도체 패키지의 60dB 이상 EMI 차폐를 위한 하이브리드형 선택적 영역 인쇄 장비 소재 및 공정 기술 개발

- mm파 대응 가능한 반도체 패키지 레벨 Low Cost EMI shielding 코팅

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 28억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

몰드 웨이퍼의 표면 그라인더

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

8

4

6

4

2

0

3

0

0

0

1. 개념 및 산업동향

ㅇ HBM(High Bandwidth Memory) 초박형 디바이스 웨이퍼혹은 인공지능이나 포로세서등의 이종접합(Heterogeneous IC)으로 이루어지는 패키지의 몰딩 공정후 몰드 되어진 웨이퍼의 후면을 경면 연마하는 장비임

ㅇ 일본의 DISCO社가 웨이퍼연마 장비 시장의 약 95%를 차지하고 있으며, 그 외 TSK Accretech(일본)등 해외 장비업체에 100% 의존하고 있는 실정임.

ㅇ 기존의 실리콘 후면연마 설비가 아닌 다종의 Chip 두께를 가지는 이종의 Chip을 가진 EMC를 연마하는 설비로서 이종접합 반도체패키지의 제조에 필수적이 설비임

2. 지원 범위

ㅇ HBM 초박형 디바이스와 AI등의 이종 칩(Heterogeneous Integrated Circuits)의 몰딩에 따른 몰드 웨이퍼의 표면 그라인더 (Surface Grinder) 시스템의 개발

- 몰드 웨이퍼의 표면 연마 Zone과 이물 제거 세정 Zone, 연마후 연마 면에 대한 Chipping과 Scratch등을 측정할 수 있는 검사 Zone의 시스템 개발

- 표면 연마 Zone은 Spindle과 Tool로 구성되며, 웨이퍼 실시간 연삭중 측정된 두께 데이터로 Auto TTV 조절이 되는 시스템 기술

- Rough, Fine Tool 및 Torque Air Spindle 의 자체설계 및 개발

- 경면연마를 위한 설비의 진동에 대한 설계, 전산모사, 제어 컨트럴부 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	Wafer Thickness / Grinding Thickness TTV	um	< 2000 & ≤ 10
2	Warpage	mm	≤2.0
3	Surface Roughness, RMS	nm	< 2.5
4	Through-Put	ea	≥20 per hour

3. 지원 필요성

ㅇ AI 기반 어플리케이션을 위한 IDC, 데이터 센터용 프로세서, 고성능 GPU 개발이 진행되면서 고용량의 데이터를 고속으로 보낼 수 있는 HBM의 수요가 폭발적으로 증가하고 있음. 본의 DISCO社가 웨이퍼연마 장비 시장의 약 95%를 차지하고 있으며, 그 외 TSK Accretech(일본)등 해외 장비업체에 100% 의존하고 있는 실정임.

ㅇ 국내 주요 반도체 소자 제조 업체인 삼성전자, SK하이닉스에서 사용하고 있는 몰드 웨이퍼(Molded wafer)의 후면 연마 장비는 일본의 DISCO, TSK Accretech가 100% 공급하고 있는 상황으로 국산화가 필요함.

ㅇ HBM는 HBM을 이용해 SiP를 구현하는 고객의 두께 요청을 만족해야 하므로 몰드 웨이퍼의 후면 연마 장비는 필수적이고, PIM등을 구현할 때 여러 소자를 넣어 몰드 웨이퍼 형태로 SiP를 만드는 기술 개발 필요성이 커지는 데 이때도 해당 장비가 필수 장비임.

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 7억원 이내(총 정부출연금 21억원 이내)

ㅇ 주관기관 : 중소·중견 기업

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-03

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

PIM용 적층 메모리 수율 향상을 위한 웨이퍼 에지 트리머 (Wafer Edge Trimmer) 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

8

4

6

4

2

0

3

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : Wafer Bonding과 De-Bonding에서 Wafer 균열을 방지하기 위하여 상부 혹은 하부의 Wafer Edge를 Trimming하여 PIM용 적층 메모리등의 수율 향상을 위한 공정 장비 기술

- 웨이퍼 박형화 수율 향상을 위한 웨이퍼 트리밍 기술

- 300mm 웨이퍼 기반의 고정밀 웨이퍼 엣지트리밍 장비 및 이와 관련된 이송/제어 시스템

- 제품형태 :일반적으로 wafer의 Notch 및 Edge부를 일정한 폭과 깊이로 Trimming을 진행하기 위한 설비로써 Wafer를 이송 System과 Wafer의 정렬, Wafer 트리밍 연마부 및 이물 제거 시스템으로 구성되어 있음

ㅇ 산업동향

- 현재 반도체 웨이퍼 가공 기술 분야는 일본 업체(DISCO)가 선도하고 있으며, 수요기업과의 긴밀한 공정 및 신규 기술의 지속적인 개발을 통해 독과점 형태로 시장을 점유 중.

- 특히, 일본 DISCO社는 Si(실리콘), LiTaO3(탄탈산염 LLT/리튬 니오바이트), SiC(실리콘 카바이드) 등 다양한 소재를 연마할 수 있는 연마 기술을 개발 적용하여 반도체 웨이퍼 가공 분야에서 Major 역할을 하고 있음.

2. 지원 범위

ㅇ 웨이퍼 본딩/디본딩에서 Wafer 균열을 방지하기 위하여 상부 혹은 하부의 웨이퍼의 Edge 및 Notch를 트리밍하여 수율 향상을 위한 공정 및 장비 기술 개발

- 웨이퍼 300mm 기반에서 휨제어 기술 및 Notch 및 Edge부 정밀 트리밍 기술 개발

- 웨이퍼 edge 트리밍 거칠기 제어 기술

- 두께 50 ㎛ 이하의 웨이퍼 박형화 수율 향상을 위한 웨이퍼 트리밍 및 트리밍 거칠기 제어 기술

- 300mm 웨이퍼 기반의 고정밀 웨이퍼 엣지트리밍 장비 및 이와 관련된 이송/제어 기술

- 오염 방지를 위한 불순물 제어 시스템

- 생산성 향상을 위한 관련 시스템 구성

- Wafer 트리밍 연마부 및 이물 제거 및 트리밍 폭 및 깊이를 측정할 수 있는 검사 시스템

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	Warpage	mm	≤1.0㎜
2	Edge Trim Width/Depth	㎛	± 20㎛ & ± 15㎛
3	Roughness(Sidewall/Bottom)	㎛	＜ Ra 0.5㎛ & ＜ Ra 0.3㎛
4	UPH	매/h	≥13매/h (Notch + Edge)

3. 지원 필요성

o 국내 반도체 공급망 보완을 위해 정부는 K-반도체 벨트체계를 구축하여 세계 최대의 반도체 국가로 도약하고자 하고 있음.

o 또한 다가오는 인공 지능 시대에서 AI 반도체 기술력 확보와 국내 반도체 산업 경쟁력 강화를 위해서는 메모리 반도체 산업 편중에서 벗어나 PIM AI 반도체로 확대, 재편할 필요성이 있음.

o 또한, 시스템 칩(프로세서, AI 반도체 등)과 HBM를 집적시키는 PIM 관련 기술은 로직 칩과 적층 메모리 공정을 이용한 HBM을 집적화 시키는 패키징 기술이 뒷받침 되어야 PIM AI 반도체 시장에서 경쟁력 확보가 가능해짐.

o 따라서, 국내 HBM 기반 PIM 제조 기술 향상과 가격 경쟁력 확보, 그리고 외산 장비 의존도에서 벗어나기 위해 본장비 개발을 위한 정부 지원은 정책적인 관점에서도 필요하다고 판단되어짐.

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 7억원 이내(총 정부출연금 21억원 이내)

ㅇ 주관기관 :  중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호		2022-반도체공정장비-PIM-통합1-01			산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형		□ 원천기술 ■ 혁신제품				반도체장비				패키징장비
융합유형		□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부		□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립 ■ R&D샌드박스(일반)
총괄 품목명		HBM 초박형 웨이퍼 핸들링용 본딩/디본딩 장비 및 접착제 상용화 기술개발					품목코드 (HSK10)	류			호		소호		통계부호
		(TRL : [시작] 5단계 〜 [종료] 7단계)						8	4		8	6	4	0	2	0	1	0
	1세부품목명		(1세부) HBM 제조를 위한 초박형 웨이퍼 핸들링용 본딩장비 상용화 기술 개발
	2세부품목명		(2세부) HBM 초박형 웨이퍼 핸들링용 디본딩 장비 상용화 기술 개발
	3세부품목명		(3세부) 초박형 웨이퍼 핸들링용 본딩/디본딩 임시고정용 접착제
1. 개념 및 산업동향
ㅇ 개념 : HBM 제조 시 칩 적층을 위한 웨이퍼 후면 박형화/절연층 형성/배선/범핑 공정 등 후속공정이 가능하도록 HBM 초박형 웨이퍼를 파손 없이 핸들링하는 것을 목적으로 캐리어 웨이퍼에 디바이스 웨이퍼를 임시로 접합하는 본딩/디본딩 장비 및 접착소재 개발 ㅇ 산업동향 - 일본의 TEL社가 임시 본딩 장비 시장의 약 80%를 차지하고 있으며, 그 외 TOK(일본), SUSS(독일), EVG(오스트리아) 등 해외업체가 나머지 시장을 형성하고 있음. - 현재 HBM 양산 공정은 40㎛ 두께 웨이퍼를 파손없이 임시 접합하여 핸들링하고 디본딩하여 박리하는 수준이며, 향후 30㎛ 수준으로 얇아질 것으로 예상되고 공정 난이도가 높아질 것으로 예상되어 현 기술보다 고도화되고 높은 생산성을 갖는 초박형 웨이퍼 핸들링용 웨이퍼 본딩/디본딩 장비 및 접착소재 기술 개발이 필수로 요구됨.
2. 지원 범위
ㅇ 총괄과제의 역할 및 기능 - 세부과제 종합관리 및 사업추진방향 조정 - 연구개발을 통해 획득된 유무형의 성과물 관리, 사업화 전략 수립 지원 - 사업성과(실적) 관리 및 보고 총괄 등 ㅇ (1세부) HBM 제조를 위한 초박형 웨이퍼 핸들링용 본딩장비 상용화 기술 개발 - 캐리어 웨이퍼와 디바이스 웨이퍼 정밀 정렬을 위한 Pre-Aligner 및 비전 얼라이너 개발(웨이퍼 정렬 정확도: ≤±50㎛) - 대면적 웨이퍼 균일압 웨이퍼 본딩 헤드 및 본딩챔버 모듈 개발 (압력균일도: ≤±5%, 접합부 Void Free) - 캐리어 웨이퍼와 디바이스 웨이퍼 임시접합용 본딩 양산 평가장비 개발(TTV: ≤±2㎛, WPH: ≥15) ㅇ (2세부) HBM 초박형 웨이퍼 핸들링용 디본딩 장비 상용화 기술 개발 - 초박형 HBM 웨이퍼 대응 Damage-Free Carrier Release 유닛 개발 (웨이퍼두께: ≤3０㎛) - Ring frame 위에 마운팅된 Thinned Wafer상의 이물질 제거용 Spin Cleaner 개발 - 웨이퍼 핸들링용 본딩 소재&장비 연계 최적화된 300mm HBM 웨이퍼용 디본더 양산 평가장비 개발(WPH: ≥15) ㅇ (3세부) 초박형 웨이퍼 핸들링용 본딩/디본딩 임시고정용 접착제 개발 - 내열성( ≥250℃), 내화학성( ≥97wt% ), Peel Strength(SiN)( ≥800gf/25mm)의 특성을 갖는 접착소재 - 본딩&디본딩 접착소재 배합 및 물성 최적화 기술 개발 - 본딩 및 디본딩의 공정 안정성 및 신뢰성 확보
3. 지원 필요성
ㅇ AI 기반의 어플리케이션 제공 IDC와 데이터센터용 프로세서, GPU 개발이 활발히 진행되면서 HBM 관련 시장이 폭발적으로 증가하고 있음. ㅇ HBM 초박형 웨이퍼 본딩/디본딩 장비기술은 초박형 웨이퍼를 파손없이 분리하는 기술로 차세대 반도체 기술인 3차원 반도체 적층을 위해 필수로 요구되는 웨이퍼 핸들링 공정으로 수율 확보를 위한 핵심 공정 장비 기술임 ㅇ 국내 주요 반도체 소자 제조업체인 삼성전자, SK하이닉스, 엠코에서 사용하고 있는 임시 본딩/디본딩 장비는 일본의 TEL, TOK와 독일의 SUSS, 오스트리아의 EVG 등 100% 해외 업체가 공급하고 있는 상황으로 장비 국산화 필요 ㅇ Brewer Science(미), Dow(미), TOK(일, Sekisui Chemical(일)등 에서 시장을 점유하고 있으며 대부분 장비업체가 소재업체와 연계하여 접착제를 제공하고 있음. 최근 반도체 소자 특성이 고성능화 됨에 따라 고온공정과 미세공성에 대한 내열성 및 내화학 특성이 우수하고 디본딩 시 잔사가 없는 접착소재 제품개발 요구됨.
4. 지원기간/예산/추진체계
ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월) ㅇ 정부출연금 : ‘22년 20억원 이내(총 정부출연금 80억원 이내) - (총괄) 0.5억원 이내 (총 정부출연금 2억원 이내) 세부과제는 각 RFP 참조 ㅇ 주관기관 : 제한없음 ㅇ 기술료 징수여부 : 비징수

품목번호

2022-반도체공정장비-PIM-통합1-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

총괄품목명

HBM 초박형 웨이퍼 핸들링용 본딩/디본딩 장비 및 접착제 상용화 기술개발

세부

품목명

HBM 제조를 위한 초박형 웨이퍼 핸들링용 본딩장비 상용화 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

8

4

8

6

4

0

2

0

1

0

1. 개념 및 산업동향

ㅇ HBM(High Bandwidth Memory) 제조 시 칩 적층을 위한 웨이퍼 후면 박형화/절연층 형성/배선/범핑 공정 등 후속공정이 가능하도록 초박형 웨이퍼를 파손 없이 핸들링하는 것을 목적으로  캐리어 웨이퍼에 디바이스 웨이퍼를 임시 접합하는 본딩장비 개발

ㅇ 일본의 TEL社가 임시 본딩 장비 시장의 약 80%를 차지하고 있으며, 그 외 TOK(일본), SUSS(독일), EVG(오스트리아) 등 해외업체가 나머지 시장을 형성하고 있으며, 현재 HBM2의 경우 웨이퍼 두께 40㎛이하 초박형 웨이퍼가 적용되고 있고 향후 적층 수 증가 등에 의해 웨이퍼가 더 얇아질 것으로 예상되며 차세대 반도체 기술 선도를 위해 임시접합 하는 본딩장비 국산화 개발이 필수로 요구됨.

2. 지원 범위

ㅇ HBM 대구경 초박형 웨이퍼를 파손 없이 핸들링하기 위해 캐리어 웨이퍼에 디바이스 웨이퍼를 기공이나 결함 없이 정밀 정렬하여 임시 접합하는 본딩장비 개발

- 캐리어 웨이퍼와 디바이스 웨이퍼 정밀 정렬을 위한 Pre-Aligner 및 비전 얼라이너 개발

- 고점도 임시접착소재 균일 코팅 제어 및 EBR(Edge Bead Removal) 기능을 갖는 Spin Coating 모듈 개발

- 다양한 기판 크기 호환 가능한 자동 Model Change 모듈 개발

- 대면적 웨이퍼 균일압 인가를 위한 WEC(Wafer Error Compensation) 구조의 웨이퍼 본딩 헤드 및 본딩챔버 모듈 설계, 시뮬레이션 및 시제품 개발

- 본딩 웨이퍼의 공정품질을 검사하고 결과를 feedback하여 자동으로 오차를 보정하는 통합측정모듈 개발 (TTV 측정맵 개발, TTV 및 Misalign 자동보정, Void 및 Defect 검사)

- 본딩된 웨이퍼 두께 편차 측정 검사용 TTV(Total Thickness Variation) 측정 모듈 개발

- 캐리어 웨이퍼와 디바이스 웨이퍼 임시접합용 본딩 양산 평가장비 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	TTV(Total Thickness Variation)	µm	≤±2
2	Bonding align accuracy	µm	≤±50
3	Void after bonding @ 1um	ea	≤10
4	Throughput	wafers/hour	≥15

3. 지원 필요성

o AI 기반의 어플리케이션 제공 IDC와 데이터센서용 프로세서, GPU 개발이 활발히 진행되면서 HBM 관련 시장이 폭발적으로 증가하고 있음.

o 더불어 AI 시스템에 HBM-PIM을 탑재할 경우 기존 HBM2 대비 시스템 성능이 2배 이상 높아지고, 시스템 에너지는 70% 이상 감소가 예상됨. HBM의 고성능화 고용량화 요구로 웨이퍼 박형화가 필수적으로 요구되며 임시접합 본딩장비 및 소재 기술이 요구됨.

o 국내 주요 반도체 소자 제조업체인 삼성전자, SK하이닉스, 엠코에서 사용하고 있는 임시 본딩 장비는 일본의 TEL, TOK와 독일의 SUSS, 오스트리아의 EVG 등 100% 해외 업체가 공급하고 있는 상황으로 장비 국산화 필요

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 7억원 이내(총 정부출연금 28억원 이내)

ㅇ 주관기관 :  중소·중견 기업 (혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-통합1-03

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

총괄품목명

HBM 초박형 웨이퍼 핸들링용 본딩/디본딩 장비 및 접착제 상용화 기술개발

세부

품목명

HBM 초박형 웨이퍼 핸들링용 디본딩 장비 상용화 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

8

4

8

6

4

0

2

0

2

0

1. 개념 및 산업동향

ㅇ HBM(High Bandwidth Memory) 제조 시 칩 적층을 위한 웨이퍼 후면 박형화/절연층 형성/배선/범핑 공정 등 후속공정이 완료된 초박형 디바이스 웨이퍼를 파손없이 캐리어 웨이퍼로부터 고속으로 분리(De-Bonding)하고 임시 점착소재 잔사를 제거하는 De-Bonding 장비 개발

ㅇ 현재 HBM 양산 공정에 적용되고 있는 De-Bonding 기술은 40㎛ 두께 웨이퍼를 파손없이 박리하는 수준이며, 향후 30㎛ 수준으로 얇아질  것으로 예상되고 공정 난이도가 높아져 현 기술보다 고도화되고 높은 생산성을 갖는 기계적 또는 레이저 초박형 웨이퍼 De-Bonding 공정장비 기술이 요구되며 기술선점을 위한 핵심기술로 부각되고 있음

2. 지원 범위

ㅇ 300mm 차세대 HBM 대응 초박형 대구경 웨이퍼 De-Bonding 공정 장비 기술 개발

- 초박형 HBM 웨이퍼 대응 Damage-Free Carrier Release 유닛 개발

- 정밀 Peel-Off Force 제어 기술 개발

- 초박형 웨이퍼 박리를 위한 초미세 Initiator 설계 및 제어 기술

- 웨이퍼 핸들링용 본딩 소재&장비 연계 최적화된 300mm HBM 웨이퍼용 De-Bonder 양산 평가장비 개발

ㅇ Ring frame 위에 마운팅된 Thinned Wafer(Wafer on Dicing Frame 타입 웨이퍼)상의 이물질 제거용 Spin Cleaner 개발

ㅇ 임시고정용 접착제 특성에 맞는 디본딩 방식으로 개발

- 물리적 힘으로 디본딩 또는 IR Laser 또는 UV Laser 디본딩

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	Crack after de-bonding @ Wafer Thickness ≥ 30um	%	Free
2	Particle after cleaning @ 1um / ≥ 10 um	ea	100 & 0
3	Bump damage after Cleaning	%	YLD>99%
4	Throughput	wafers/hour	≥15

3. 지원 필요성

o 초박형 웨이퍼 De-bonding 기술은 초박형 웨이퍼를 파손없이 분리하는 기술로 차세대 반도체 기술인 3차원 반도체 적층을 위해 필수로 요구되는 웨이퍼 핸들링 공정으로 수율 확보를 위한 핵심 공정 장비 기술임.

o 일본의 TEL社가 디본딩 장비 시장의 약 80%를 차지하고 있으며, 그 외 TOK(일본), SUSS(독일), EVG(오스트리아) 등 해외 장비업체에 100% 의존하고 있는 실정임.

o 정부 지원을 통한 개발로 국산화를 이룬다면 수입대체 효과뿐만 아니라 인공지능 반도체 발전의 가속화 기대

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 28억원 이내)

ㅇ 주관기관 : 중소·중견 기업 (혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-통합1-04

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

총괄품목명

HBM 초박형 웨이퍼 핸들링용 본딩/디본딩 장비 및 접착제 상용화 기술개발

세부

품목명

초박형 웨이퍼 핸들링용 본딩/디본딩 임시고정용 접착제

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

3

8

1

4

0

0

2

1

1

0

1. 개념 및 산업동향

ㅇ 본딩/디본딩 임시고정용 접착소재는 반도체 웨이퍼, 칩 공정등 초박형 웨이퍼의 휨 현상 등을 방지하기 위하여 Carrier 웨이퍼와의 본딩/디본딩 공정에 적용되는 소재로 초박형 웨이퍼의 핸들링이 필요한 이종접합 디바이스의 패키지공정에서 사용되는 필수 소재임  -

ㅇ 접착소재는 고온/고진공의 패시베이션 공정시 초박형 웨이퍼의 깨짐 혹은 파손을 방지하기 위해 고온 내열성이 요구되며 세척(Cleaning)공정 시 사용되는 용제에 대해 내화학성을 가져야 함

2. 지원 범위

ㅇ 발열성, 내화학성을 갖는 초박형 웨이퍼 핸들링용 본딩/디본딩 임시고정용 접착소재개발

- 내열성, 내화학성, Peel strength(SiN)의 특성을 갖는 접착소재

- 분자구조 설계, 모노머 및 공중합체 합성을 통한 점착소재 개발

- 다양한 형태의 디본딩성 (상온에서, 열처리에서, 다양한 레이저광에서) 특성을 위한 기능성 Group의 도입

- 소재배합 및 물성 최적화 기술 개발

- 본딩 및 디본딩의 공정 안정성 및 신뢰성 확보

- 점착소재의 전사방법 개발 (스핀온, 필름전사등)

ㅇ 디본딩 방식으로 물리적 힘으로 디본딩 또는 IR Laser 또는 UV Laser 디본딩 방식 중 선택하여 소재 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	내열성 (고온 잔존율@250℃)	wt%	≥ 90
2	내화학성 (잔존율)	wt%	≥ 97
3	본딩후 접착력	gf/25mm	≥ 800
4	디본딩시 접착력	gf/25mm	≦100

3. 지원 필요성

ㅇ Brewer Science(미), Dow(미), TOK(일, Sekisui Chemical(일)등 에서 시장을 점유하고 있으며, 대부분 장비업체가 소재업체와 연계하여 접착제를 제공하고 있으며,  최근 공정의 단순화 및 고온공정 및 미세공성에 대한 내열성 및 내화학 특성이 우수하고 Debonding시 잔사가 없는 제품개발이 지속적으로 진행되고 있다.

ㅇ 차세대 HBM, 인공지능, GPU등의 Process, 이를 채용하는 이종접합 반도체(Heterogeneous IC)의 후공정에 핵심적인 소재로 국내의 기술기반이 해외 대비 낮아 기술개발 지원이 필요함

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 12개월)

ㅇ 정부출연금 :‘22년 5.5억원 이내(총 정부출연금 22억원 이내)

ㅇ 주관기관 : 중소·중견 기업, 대기업 (혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-04

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

패키징장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

HBM 초박형 웨이퍼 De-Bonder용 UV 레이저 모듈 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

8

4

8

6

4

0

2

0

2

0

1. 개념 및 산업동향

ㅇ 개념 : HBM(High Bandwidth Memory) 초박형 디바이스 웨이퍼가 30㎛이하로 얇아지면서 파손 및 손상 없이 레이저를 이용해 캐리어 웨이퍼로부터 고속으로 분리하기 위한 De-Bonder 장비용 레이저 광원 및 광 스캐너 핵심 모듈 개발

ㅇ 산업동향

- 디바이스 웨이퍼 두께가 30㎛이하로 얇아지게 되면 De-Bonding 시 파손 위험이 높아지면 Laser De-Bonding 기술이 고려되고 있으나, 기존 Mechanical De-Bonding 방법 대비 디바이스 웨이퍼 손상 위험이 높아 디바이스 웨이퍼 손상이 없는 Laser De-Bonding용 레이저 모듈 개발이 요구됨.

2. 지원 범위

ㅇ HBM 초박형 디바이스 웨이퍼를 레이저 이용해 캐리어 웨이퍼로부터 고속으로 분리하기 위한 De-Bonder 장비용 레이저 광원 및 광 스캐너 핵심 모듈 개발

- 초박형 디바이스 웨이퍼 손상이 없는 De-Bonder용 UV 레이저 광원 모듈 개발

(에너지 균일도: ≤1%, 반복율: 200khz 이상)

- De-Bonder 장비 실장 및 진동 특성 고려한 광원 및 광학 부품 모듈 소형화 설계 제작 기술

- 웨이퍼 영역 고속 정밀 스캐닝을 위한 레이저 광 Steering 스캐너 모듈 및 고속 정밀제어 기술 개발(스캐닝 정확도: ≤±5㎛)

- 캐리어 웨이퍼/임시접합 소재/디바이스 웨이퍼 복합구조 광투과 및 흡수특성 고려 광원 모듈 최적화 개발

(Laser Lift-off 수율 99% 이상)

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	레이저 반복율	khz	≥200
2	레이저 균일도	%	≤1
3	레이저 스캐닝 정확도	%	≤±5
4	레이저 Lift-Off 수율	%	≥99

3. 지원 필요성

ㅇ 일본의 TEL社가 디본딩 장비 시장의 약 80%를 차지하고 있으며, 그 외 TOK(일본), SUSS(독일), EVG(오스트리아) 등 해외 장비업체에 100% 의존하고 있는 실정임.

ㅇ 해외 Laser De-Boner 장비업체는 자체 또는 협력 광학 모듈 업체를 통해 Coherent(미국), Trumph(독일) 등 레이저 광원 및 광학업체와 협력 통해 전용 레이저 모듈을 개발하여 독점 공급받고 있음.

ㅇ 레이저 광 스티어링 광학모듈은 마이크로미터급 진직도와 동시에 미터급 스캔 속도 구현 및 고속 제어가 필수로 요구되며 국내 업체의 기술기반이 해외 대비 낮아 기술 개발 지원이 필요함. 광 스티어링 광학모듈 기술은 JeOptik(독), Trumpf(독), Scanlab(독), NextScan(벨) 등이 기술 주도

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 28억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-05

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정) 품목코드

품목명

PIM 내부 3D 인터커넥션 불량을 열화 손상없이 검사할 수 있는 저피폭 X-Ray 검사 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 6단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ산업동향 : 최신 Device(HBM &/or PIM)의 핵심기술인 TSV 패키징기술은, 칩간 Interconnect를 TSV로 연결하여 칩을 적층하는 방식으로, 적층된 소자를 투과하여 검사(계측)할 수 있는 기술과, 최신 Device의 Design Rule을 달성 및 Buried Pattern검사를 위해 X-Ray 기술이 제시됨.

ㅇ개념 : 차세대 반도체(HBM/PIM)의 내부 적층구조의 해석 및 비파괴 및 열화손상 없이 검사할 수 있는 저피폭 X-Ray 검사기술과 이를 이용한 3D 인터커넥션 불량 검사 장치

ㅇ기술형태 : X-ray를 이용 Buried Pattern(contact holes, interconnects)을 검사
w/Full Automation

2. 지원 범위

ㅇ 저선량/고성능을 구현하는 Sealed Transmission Target 방식의 Micro focus X-ray Tube 설계 개발 및 고휘도 Source(예: LaB6 emitter) 제작

ㅇ고속 X-ray Scanning 기술

ㅇ낮은 신호비(S/N Ratio)로 동작하는 고해상도/고감도의 검출기 제어 기술

ㅇ신속한 3D Buried Pattern 복원 영상 처리 및 AOI(Automated Optical Inspection) 검사를 위한 분석 처리 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	X-ray Generator (Tube Source)	kV	max ≤ 50 (≤10W)
2	Min. Resolution	um	≤ 0.4
3	Scan time	sec	1 / FOV(2D), 3 / FOV(CT)

3. 지원 필요성

ㅇ기술적 측면

- 적층반도체 내부 결함검사 기술(시장요구성능) 부재

- 투과심도 및 계측 분해능 확보 가능한 유일한 대안기술

- EUV & post EUV 시대 대안 기술

ㅇ시장적/정책적 측면

- 신기술로써 시장지배자 없어 시장을 선점할 수 있는 기회가 있으나, 투자규모의 문제로 거대(투자)기업과 경쟁하기 위한 정부 지원필요

- 반도체 소자 제작기술과 병행하여 개발/발전 되어야 하므로, 국내 반도체 산업 육성전략에 부합함

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 :‘22년 11억원 이내(총 정부출연금 33억원 이내)

ㅇ 주관기관 :중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-06

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

200209

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■  해당없음

해당여부

□  IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■  R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

적층형 PIM 제조를 위한 300mm Wafer to Chip 3D적층 검사장비 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 6단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : PIM(Processing-In-Memory)는 Logic Chip 위로 메모리를 적층하여 구성되며 메모리와 이를 처리하는 로직이 결합되어 프로세싱 기능을 가지는 스마트한 적층형 구조의 메모리 반도체이며,하드웨어 소프트웨어 변경없이 AI가속시 시스템 구축과 초고속 데이터 처리가 가능하며 전력소비 또한 낮아 다양한 미래 어플리케이션에 활용이 가능함. 이를 매 적층 시 칩간 상호 결합을 이루는 범프의 높이, 형상등의 불량을 사전에 감지하고 적층 기울기를 검사하여 적층 불량과 적층 후 인터페이스 불량을 사전에 예방하고 공정 수율을 끌어 올릴수 있는 검사장비가 필요함

- 제품형태 : 기존 웨이퍼 광학 검사 기능에 기반을 두고 다양한 적층 불량을 검출할 수 있는 대면적 3D 고속 검사장비

- 기술 형태 :초고해상도 고속 3D 검사기술,안정적 진동 방진 기술, AI기반 결함 검출 및 계측/ 분류/통계적 데이터 처리기술, 전,후 공정장비 연계 기술

ㅇ 산업동향

- PIM반도체는 HBM인터페이스를 지원하며 하드웨어 소프트웨어 변경없이 AI가속시 시스템 구축과 초고속 데이터 처리가 가능하며 전력소비 또한 낮아 다양한 미래 어플리케이션에 활용이 가능하여 Application이 폭발 적으로 증가 하고 있음

- PIM 반도체를 로직과 메모리의 적층으로 이루어지며 적층에 고도화된 본딩 기술을 포함한 고정밀 기반 기술이 요구되어 불량이 하나라도 발생하면 적층된 칩 모두를 버려야 하기 때문에 공정간 이를 검사할수 있는 검사기술이 주요하게 부상하며 이를 통하여 수율을 높이고자하는 검사장비의 수요가 추가적으로 발생하고 점차 늘어나고 있는 추세임.

- 기존 웨이퍼 광학 검사 기능에 기반을 두고 적층 시 나오는 불량을 미리 확인하고 이를 앞선 공정인 본딩 장비 및 드릴링등의 장비와 다음 공정인 적층장비등에 결과와 옵셋양등을 전달 할 수 있는 기능으로 수율 향상을 도모하고 있음.

- 이러한 3D 반도체 검사 장비는 미국이 시장을 독점하고 있고, 수요기업도 검증된 장비를 선호함에 따라 국내에 확보된 기술은 미흡한 실정이며 장비 가격도 고가에 형성되어 있음.

- 해외의존도가 높은 반도체 검사 장비 기술의 국산화 개발로 장비경쟁력 확보가 필요함

2. 지원 범위

ㅇ 초 고해상도 고속 3D 영상 획득 기술

- 고적층 검사를 위한 이미지 포커싱 및 고심도 기술

- 고속 3D 스캔 및 난반사 억기술

* Moire, Confocal, Digital Hologram, WSI등의 기술을 진일보 시킨 고속 고정밀도의 3D 기술

- 조명모듈 : 공정별 조명 각도, 조사방식, 파장 최적화

ㅇ 3D 알고리즘을 통한 다양한 계측기술

- 범프의 형상,부피 및 높이 계측기술

- 관통전극의 형성 상태 및  옵셋 계측 기술

- 적층 기울기 및 Warpage 측정 및 검출 기술

ㅇ AI 기반 결함 검출/계측/분류 자동화 기술

- 2D에서 확장된 3D AI 기술개발을 통한 과오검율 최소화

- 다양한 불량을 무인 선별하고 통계적 공정 관리와 데이터 연계 기술

ㅇ 장비생산성 및 공정 수율 향상 기술

- 안정적인 고속 검사를 위한 제진 스테이지 제작 기술

- 검사 최적 시간 확보를 위한 제어 기술

- 전 후 공정과의 연계 및 CAD 회로 설계 Data 연동 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	3D 범프 Height 측정 범위	㎛	≤40
2	3D 범프 측정 반복도 3 Sigma	㎛	≤0.5
3	설비 생산성	UPH	≥15

3. 지원 필요성

o (정책성) 디지털 뉴딜 정책의 핵심인 반도체 산업의 경쟁력 강화, 반도체 장비의 국산화 확대

o (기술성) 최근의 지능형 반도체(PIM)는 AI, 자율주행 등의 응용분야로 확대되면서, 다 모델 대응이 가능한 검사장비가 필요함.

o (시장성)반도체 측정/분석/검사 장비 시장은 ‘22년 약 92.1억 달러에서 연평균 9.47% 증가하여 ’28년에는 약 158.5억 달러에 이를 것으로 전망. 반도체 검사 장비는 미국 제조사가 100% 독점하여 제품을 공급하고 있어 기술의 확보 및 국산화가 시급함

반도체 제조사의 수율 향상을 통한 경쟁력 강화로 반도체 강국의 위상 고수

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 11억원 이내(총 정부출연금 44억원 이내)

ㅇ 주관기관 : 중소·중견 기업

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-07

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

반도체 패키징용 기판 및 패턴 검사기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 6단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : 메모리 내부에 연산 작업에 필요한 AI 프로세서 기능을 더한 지능형 반도체인 PIM(Processing-in-Memory)는 Wafer, Glass, Ceramic등 다양한 기판을 이용하여 개발/적용 중이며  다양한 기판 최적화 검사, 미세 패턴 성능 검사, 모델 다양화에 따른 맞춤형 검사, 생산성 향상을 위한 검사기술개발이 필요함

- 제품형태 : 초미세 패턴, CD 및 다양한 형태의 Via Hole이 혼합된 적층형 공정의 대면적 기판 검사 장비

- 기술형태 : 초 고해상도 이미지 확보 기술, AI 기반 결함 검출/계측/ 분류 자동화 기술을 통한 생산성 극대화 검사 기술

ㅇ 산업동향

- 초고속, 대용량 데이터 처리가 요구되는 AI, IoT, 자율자동차 등의 4차 산업혁명 실현을 위한 핵심부품으로 기존 시스템 반도체 생태계(반도체 설계, 제조)와 AI 생태계(AI 제품, 서비스 제공)가 융합된 새로운 시장을 창출하며 영역을 확대 중

- VR, AI, IoT, 차량용 반도체 등 분야의 기술발달에 따라 발전이 이루어 질것으로 예상되며, 기술적 고도화에 따라 반도체 검사 장비도 높은 수준의 기술 개발이 필요

- 응용 분야의 확장에 따라 검사장비의 기능적 측면에서도 다양한 접근이 요구되며, 수요 측면에서도 대폭 확대될 것으로 예상

- 반도체 검사 장비는 미국이 시장을 독점하고 있고, 수요기업도 검증된 장비를 선호함에 따라 국내에 확보된 기술은 미흡한 실정

- 해외의존도가 높은 반도체 검사 장비 기술의 국산화 개발로 장비경쟁력 확보가 필요함

2. 지원 범위

ㅇ 초 고해상도 이미지 확보 기술

- 광학모듈(카메라/렌즈/AFM) : 다모델 대응을 위한 가변 해상도, 초미세 영역 자동 초점기술

* Auto Focus Module(AFM) : 자동 초점 모듈

- 조명모듈 : 공정별 조명 각도, 조사방식, 파장 최적화

- Stage : 초미세 검사 관련 Stage 제어기술, 진동 방지기술

ㅇ AI 기반 결함 검출/계측/분류 자동화 기술

- 미세 영역 결함 학습 기능 최적화 : 공정별 결함 분류 및 학습

- 결함 검출 및 분류 자동화 : 검출 결함 정합성, 분류 기능을 통한 공수저감

ㅇ 장비생산성 향상 기술

- 과검 제어 기술 : 최종 불량률 및 과검율 제어를 통한 생산성 향상

- 검사 최적시간 확보

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	최소측정 CD 직경	㎛	≤ 3
2	CD 측정 반복도	㎛	≤ 1
3	설비 생산성	UPH	≥ 20
4	검출정합성	%	≥ 99

※ 검출정합성 : 기준값에서 벗어난 불량값의 비율을 의미

3. 지원 필요성

o (정책성) 디지털 뉴딜 정책의 핵심인 반도체 산업의 경쟁력 강화, 반도체 장비의 국산화 확대에 큰 기여를 할 수 있는 품목으로 정부 정책적 지원 필요

- 반도체 산업의 특성상 수요 기업의 진입장벽과 개발비용이 높기 때문에 정부 지원을 바탕으로 장비 성능 검증 완료시 기대 매출이 크기 때문에 소부장 기업들의 활성화가 예상

o (기술성) 최근의 지능형 반도체(PIM)는 AI, 자율주행 등의 응용분야로 확대되면서, 다 모델 대응이 가능한 검사장비가 필요함

- 기존 시스템반도체 생태계와 인공지능 생태계가 융합된 새로운 산업구조로서 개발이 진행 중

- AI 기술발전에 핵심 반도체 제조를 위한 소재, 부품, 장비 기술개발도 함께 상용화를 위한 다양한 모델에 적용 가능하고, 양산성을 확보하기 위한 검사 장비 기술이 필수임

- 반도체 검사방식은 고집적화로 최적화 되어 있어 생산성 저하 문제를 야기하기 때문에 생산성이 개선된 장비를 개발함으로써 패키징 업체의 수익성 향상

- 검사 장비의 고성능화에 따라 사용되는 광학계(카메라, 조명, 고배율 렌즈)의 사용으로 고가의 비용이 발생하기 때문에 국산화 대체가 필요함

- PIM 인공지능 반도체 핵심 기술을 선점함으로써 세계 반도체 시장에서의 선제적 기술 경쟁력 확보 및 인공지능 반도체 선도 국가 도약을 위한 기틀을 마련하고자 함

o (시장성) 인공지능 반도체 시장은 `20년 184.5억 달러에서 `25년 1,179억 달러로 연평균 30.1%의 성장을 전망(출처: Gartner, KISDI)

- 미국, 중국, 대만 등은 정부주도의 인공지능 반도체 개발에 선제적 투자를 진행하며 시장 선점을 위한 경쟁이 심화

- 특히, 미국은 정부주도의 차세대 R&D 및 기업의 장기 투자지원으로 시스템 반도체 세계시장 점유율의 60%를 차지

- 반도체 측정/분석/검사 장비 시장은 ‘22년 약 92.1억 달러에서 연평균 9.47% 증가하여 ’28년에는 약 158.5억 달러에 이를 것으로 전망

- 반도체 검사 장비는 미국 제조사가 100% 독점하여 제품을 공급하고 있어 기술의 확보 및 국산화가 시급함

* 패턴 결함 검사장비의 경우 KLA-Tencor가 80% 이상, AMAT가 20% 정도 점유(출처: 중소기업 기술로드맵 2021~2023)

- 인공지능 반도체의 다양한 분야에 적용하기 위한 국내외 주요 반도체 기업들의 고성능 검사 장비에 대한 수요가 있고, 적용 부품의 다양성 및 양산성을 확보하기 위한 방안으로 활용도가 높아 시장성이 큼

- 개발된 기술을 바탕으로 기존 외산업체 위주의 반도체 검사 장비 기술을 확보함으로써 수입대체효과 및 해외 시장으로의 진출을 확대할 수 있음.

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 11억원 이내(총 정부출연금 44억원 이내)

ㅇ 주관기관 : 중소·중견 기업

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-08

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■  원천기술   □ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  ■ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

□ R&D 샌드박스(일반) ■ R&D 샌드박스(지정)

품목명

MRAM magnetic property 분석용 고속 검사 장비

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 5단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념:

- 제품 형태는 MRAM 검사용 웨이퍼 스케일 고속 스캔 고분해능 자기화 이미징 및 자성 분석 장비로서 다음으로 구성

- 고속 자기장 인가 장비 (rising time <　1 T/sec) 시스템과 공간 분해능 300 nm이하의 이미징 시스템

- 이미징 영역 2000 ✕ 2000 픽셀 이상 및 이미징 속도 100 frame/s 이상

- 기술 형태는 웨이퍼에 증착된 자성 박막의 균일성을 확인하는 비접촉 검사 시스템으로 균질 자기장을 웨이퍼 상의 국소 영역에서 형성 후 광학/비광학식 자성 특성을 측정할 수 있는 장비 및 분석 기술임.

ㅇ 차세대 반도체 산업 동향

- MRAM은 ReRAM, PRAM 등과 더불어 고집도 차세대 메모리 소자로서 삼성/인텔/도시바/TSMC/Everspin/Avalanche 등에 의해 개발되었으며, STTMRAM 방식의 MRAM이 상용화 되었음.

- 집적화의 걸림돌인 커패시터 대신에 두 개의 자성 박막인 고정층(pinned layer)과 자유층(free layer) 사이의 자성 터널 접합(Magnetic Tunnel Junction)을 이용해 기록하기 때문 Co/Fe 등의 자기박막과 MgO등의 박막 품질이 매우 중요함.

-  기보급된 MRAM 제조 장비의 공정 수율을 높이기 위해서는 웨이퍼 단계에서부터 패턴 단계까지 자성물질의 균일성 유지가 요구됨.

ㅇ 반도체 검사장비 산업 동향

- MRAM의 상용화 시기가 최근이기 때문에, 새로운 검사 방법의 개발 및 완성도 개선이 필요한 단계임.

- 현재 반도체 검사장비 최대 기업인 K사는 자기-광학적 Kerr효과를 사용한 300 mm 웨이퍼 검사장비를 채용하였고, 또다른 상위 기업인 H사는 자기장 스위핑/전류측정을 이용한 검사장비를 개발함.

- 자기 물성(MR, TMR, GMR)을 측정하기 위해서는 이미징 영역의 균일한 자기장 생성 기술이 필요하며, 고속 스캔을 위해 고속 인가 시스템이 요구되고, 자기장 정렬의 정확도가 정밀해야 함.

- 고속 스캔을 위한 광학 검사 장비의 경우, 광원의 가변/다중 파장 적용 및 고분해능 이미징 기술 개발이 필요함.

2. 지원 범위

ㅇ 비파괴 검사장비 시작품 제작

- 반도체 웨이퍼 스케일에서 작동 가능한 자성 균일도 인가 및 광학식 비파괴 검사장비 제작

ㅇ 자기장 인가 시스템 개발

- 고속 스캔을 위한 고속 고자기장 인가 기술 및 장비의 개발

- 자기장 균일도 보장 및 고정밀도 자기장 인가를 위한 고정밀도 3차원 자기장 인가 기술(각도 정밀도 보장)의 개발과 균일도 측정 기술 개발

ㅇ 이미징 및 검출 시스템

- 고분해능 자화 이미징을 위한 광학 장비 제작

- 자성 이미지 분해능 개선을 위한 광학 기술 및 알고리즘 개발

- 자화량과 이방성 등 자성물성 복합 측정 기술 개발

ㅇ (국제공동 가능 R&D분야) (대상국) 미국

- 초고속 자기물성 이미징 및 개별원소 분해 최적화

․ 자성 이미지 분해능 개선을 위한 광학 기술 및 알고리즘 개발

․ 자화량과 이방성 등 자성물성 복합 측정 기술 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	공간 분해능	nm	≤ 300 nm
2	이미징 영역	픽셀	≥ 2000 ✕ 2000 픽셀
3	이미징 속도	frame/s	≥ 100 frame/s
4	자기장 각도 정렬 정밀도	°(deg)	≤ 0.01°

3. 지원 필요성

ㅇ 산업기술 R&D 투자전략 및 뉴딜 정책의 부합성

- 2021년 연차별 R&D 추진 전략 중 글로벌 밸류 체인(GVC) 재편의 차세대 반도체에 해당하며, 동 추진전략 중 디지털 전환의 스마트 제조 및 뉴모빌리티에 부합함.

- 정부의 5G/AI 융합 확산을 위한 뉴딜 정책 중 신개념 PIM 인공지능반도체 기술 선점을 위해서는 PIM 반도체의 차세대 구성 메모리인 MRAM의 계측 및 검사 장비의 개발 지원이 필요.

- 저전력 메모리의 일종인 MRAM의 확대 및 DRAM의 대체를 통한 에너지 효율화를 통해 그린 뉴딜과도 밀접한 연관성이 있음.

ㅇ 국내 반도체 산업 지원 관련

- STT/SOTMRAM은 주목받는 차세대 대용량/고집적 비휘발성 메모리로서 커패시터를 제거한 형태의 저전력 메모리로 향후 세계 반도체 메모리 시장을 주도할 것으로 기대됨.

- 고속/고분해능 자성 이미징 기술은 난이도가 높으나, 시장 진입 단계이기 때문에 해외 업체와의 기술차를 극복하기 위한 여건이 충분함.

4. 지원기간/예산/추진체계

ㅇ 기간 : 69개월 이내 (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 : 비영리기관(원천기술형)

ㅇ 기술료 징수여부 : 미징수

ㅇ 국제공동 : 해외기관(미국) 참여필수

품목번호

2022-반도체공정장비-PIM-일반-09

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

반도체 Wafer 및 소재내 ppt level 금속/이온 오염 인라인 분석 기술

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 6단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : 웨이퍼 frontside/backside 표면, 측면(bevel), 막질 내부의 금속 오염 및 chemical/gas 소재내 금속/이온 오염을 ppt 수준으로 모니터링하는 전자동 장비

- 제품형태 :

‧ Loadport → Aligner → VPD →  Heating Module(SiN) → Scan Stage(Frontside/Backside, Bevel) → Loadport 로 이동하면서 금속오염을 분석하는 고속 모니터링 자동화장비 개발

‧ Chemical 및 Gas 소재를 Sampling Module에서 DI water 등에 희석 또는 용해 시킨후 분석설비로 이송하여 ppt level의 극미량 metal/Ion 오염을 분석하는 모니터링 자동화 장비 개발

- 기술형태 :

‧ Dual scan nozzle을 적용하여 throughput 2배 이상 개선하고 Heating Chamber적용을 통한 부산물 제거 및 Wafer front 면 분석 외에 Wafer Bevel & Wafer Backside 분석이 가능한 All-in-one 분석기술

‧ SSU(Satellite Sampling Unit)를 통하여 chemical을 sampling한 후 CAU(Central Analysis Uint)로 전송하여 극미량 금속 오염을 분석하는 인라인 자동화 분석기술

‧ Diffusion scrubber를 이용하여 gas내 이온오염을 DI water에 용해시킨 후 DI water내 극미량 이온 오염을 분석하는 인라인 자동화 분석기술

ㅇ 산업동향

- 인라인 분석 장비 시장은 현재 태동기로 반도체 디바이스의 최첨단화가 진행됨에 따라 반도체 공정에서 오염에 대한 모니터링 및 관리는 점점 더 중요한 요소가 될 것임. 따라서, 인라인 분석은 반도체 공정의 한 분야로 자리잡을 것으로 예상되며, 현재도 국내 반도체 대기업에서는 신규 Fab에 필수 장비로 투자를 진행하고 있음

- 이러한 인라인 분석 장비 시장은 기존 금속오염 분석에서 이온 및 유기 오염으로 확산이 가능하고, 반도체뿐만 아니라, 디스플레이 업체, 반도체 소재 업체, wafer 제조업체, 2차 전지업체, 바이오산업 등으로 그 응용 분야 확장이 가능할 것으로 판단됨

- 국내 반도체 대기업들의 당사 장비 투자 규모를 바탕으로 추정한 전 세계 300mm 반도체 업체를 대상으로 한 인라인 분석 장비 시장 규모는 2019년 약 3,052억에 달함

- 최근 IC Insights가 발표한 자료에 의하면 2024년 Monthly Installed Capacity가 2019년 대비 33% 증가할 것으로 예측. 반도체 시장 규모 역시 같은 규모로 증가가 예상되며, 디스플레이 업체와 반도체 소재 업체를 포함하면 5년 후 시장 규모는 1조 원 이상이 될 것으로 판단됨

2. 지원 범위

ㅇ 반도체 공정의 인라인 금속오염 모니터링 설비의 Throughput 2배 향상 기술 개발

- 현 수준 2.5 WPH → 목표 5 WPH

- Dual Nozzle Scan 기술 개발

ㅇ Heating Chamber를 활용한 SiN 막질 Depo wafer 분석 기술

: SiN막질 VPD(Vapor Phase Decomposition) 후 부산물 제거를 위한 heating chamber

: Heating Chamber 역오염 방지 및 최적 배기 설계

ㅇ Wafer front 면 분석 외에 Wafer Bevel & Wafer Backside 분석 가능한 All-in-one

설비 개발

- Wafer backside scan을 위한 wafer 반전용 robot 적용

- Bevel scan을 위한 특수 nozzle 개발

ㅇ Chemical내 ppt level 금속 오염 모니터링 자동화 기술 개발

- CAU(Central Analysis Uint) 및 SSU(Satellite Sampling Unit)를 활용한 실시간 chemical내 금속 오염 분석 자동화 기술 개발

ㅇ Gas 소재 내 ppt level 이온 오염 모니터링 자동화 기술 개발

- Diffusion scrubber를 이용한 이온 오염 sampling 기술 및 이온 오염 분석 자동화 기술 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	Throughput	WPH	≥ 5 WPH
2	Repeatability	% RSD	≤ 5
3	검출한계	ppt	Wafer Metal : ≤ 10 ppt Chemical Metal : ≤ 20 ppt Gas Ion : ≤ 10 ppt
4	Cal. Linearity	-	Wafer Metal : ≥ 0.995 Chemical Metal : ≥ 0.995 Gas Ion : ≥ 0.99

3. 지원 필요성

o (정책성) 인라인 분석 기술 기존에 없던 신시장을 개척하여야 하기 때문에 유동성이 매우 크고, 반도체 관련 산업의 특성상 초기 투자비가 많이 들어 중소기업이 단독으로 투자하여 상용화하기에는 위험 부담이 매우 커, 기술 개발 및 사업화에 정부의 지원이 요구됨

o (기술성) 반도체 산업은 지속적 공정 미세화, 수율 확보를 통한  성능 및 신뢰성 개선, 원가절감 등이 경쟁력의 핵심임

- 반도체 공정의 초미세화가 진행되면서 오염이나 charge와 같은 Non-Visual Defect이 디바이스의 수율 및 성능에 미치는 영향이 점점 더 커지고 있음

- 오염사고는 한번 발생하면 일반적으로 그 피해 규모가 매우  크기 때문에 공정 진행 중에 오염을 감지하기 위한 인라인 분석 설비는 반도체 공정의 필수 장비로 인식됨

o (시장성) 인라인 분석 시장은 이제 시장 태동기에 있어 향후 시장의 성장 가능성이 매우 클 것으로 예측됨

- 금속오염 수준을 인라인에서 분석하기 위하여 반도체 인라인용 Wafer 표면의 금속오염을 ppt(10-12) level로 고속으로 측정하는 장비의 수요가 커짐

o (사회적 정부지원 필요성) 반도체 인라인 금속오염 모니터링 장비 시장에 2020년부터 해외 분석기 업체들이 시장 진입을 시도하고 있어, 국산 반도체 장비 시장 확보와 경쟁력 강화를 위해 경쟁사 분석 및 고객 Needs를 반영한 신규 기술 개발이 필요함

- 정부 지원을 통하여 국내 반도체 인라인 분석 장비 시장의 확보와 경쟁력 강화, 청년 고용 창출 등의 효과를 기대할 수 있음

- 구매 기업은 디바이스 수율 및 품질 개선 및 생산성 향상으로 경쟁력이 개선되고, 이에 따라 사회 전반에 시설 투자와 고용 창출 등의 파급 효과가 발생할 것으로 예상되며, 더 나아가 해외시장 개척으로 국가 무역수지 개선에도 도움을 줄 것으로 예상됨

4. 지원기간/예산/추진체계

ㅇ 기간 : 69개월 이내 (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 : 22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 : 중소·중견 기업

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-10

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

플라즈마-마이크로파 기반 고속 도핑농도 측정장비 기술개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 6단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : 메모리 내부에 연산 작업에 필요한 AI 프로세서 기능을 더한 지능형 반도체인 PIM(Processing-in-Memory)의 원천기술 개발 및 상용화를 위해 다양한 소자의 성능을 평가할 검사기 기술이 요구되며, in-line 상에서 소자의 도핑 농도를 계측할 수 있는 진공-플라즈마 기반 고속 도핑농도 원천 검사기술개발이 필요함

- 제품형태: 웨이퍼의 도핑 농도를 in-line 상에서 측정할 수 있는 무손상 플라즈마 발생원에서의 초고주파 기술을 적용한 대면적 실시간 도핑 농도 검사 장비

- 기술형태: 진공-플라즈마매질 마이크로파 기반 도핑농도 측정기술 확보, 무손상 고밀도 플라즈마 발생원 기술, 웨이퍼 균일도 맵핑 기술

ㅇ 산업동향

- 디지털 뉴딜 정책의 핵심인 반도체 산업의 초격차 기술 확보 및 인공지능 반도체 원천기술 개발에 핵심 품목인 반도체 검사기술에 대한 수요는 대단히 높아질 전망이며, 소자 공정에서 도핑농도에 의해서 소자의 품질 및 성능이 결정되기에, 도핑농도 특성을 측정 가능한 in-line 또는 공정챔버 결합형 정밀·고속 측정 MI 장비 기술이 절대적으로 필요하기에 수요는 대폭 확대될 것으로 예상

- 기존 Si기반 반도체 웨이퍼의 도핑농도 측정에 사용하던 방식은 ex-situ four point probe이며, 이는 공정 중 실시간 측정이 불가능하여 공정 이상을 즉각적으로 감지하지 못하여 공정 수율 저하의 원인이었음. 즉, 실시간 도핑농도 측정 MI장비는 국산화되지 않은 분야일 뿐만 아니라, Si 기반 반도체 소자 및 차세대 소자 PRAM, MRAM 분야 모두에 필요한 상황임. 그에 따라서, 기존 ex-situ four point probe를 대체할 in-situ 실시간 측정 검사기술에 대한 수요가 대단히 높음

2. 지원 범위

ㅇ 진공-플라즈마매질 마이크로파 기반 도핑농도 측정장비 원천기술 개발

- 도핑농도 측정 및 측정불확도 15%

- 웨이퍼-진공-플라즈마 매질에서의 전자기파 전송·공진조건 최적화 시뮬레이션 기술

ㅇ 무손상 고밀도 플라즈마 발생원 개발

- 플라즈마 밀도 범위 : [eqn: 1 TIMES 10 ^{9`} SIM 1 TIMES 10 ^{11`}] cm-3

- 이온 손상 최소를 위한 플라즈마 전위 25 V 이내

ㅇ 도핑농도 In-situ 고속 측정 및 균일도 맵핑 기술

- 1 point per 3 sec, 웨이퍼 맵핑 10 point

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	도핑농도 측정정합도	%	≥ 85
2	각 point별 측정속도	sec	≤ 3
3	균일도 맵핑 갯수	ea	≥ 10

※ 측정정합도: 측정된 도핑농도와 초고정밀 분석장비로 측정된 농도 또는 이론 계산치와의 비교를 통한 정합정도를 의미

3. 지원 필요성

o (정책성) 디지털 뉴딜 정책의 핵심인 반도체 산업의 초격차 기술 확보 및 인공지능 반도체 원천기술 개발에 핵심 품목인 반도체 검사기술에 대한 정부 정책적 지원 필요

- 국내 반도체 소자산업의 초격차 유지와 소·부·장산업의 불균형 해소를 위해서, 진입장벽과 개발비용이 높지만, 고부가가치 산업인 반도체 공정 검사기에 대한 정부 지원이 필요하며, 검사기 기술 개발 시, 소자 및 소·부·장산업의 선순환 고리 형성과 세계 선도가 가능함.

o (기술성) 차세대 소자인 PRAM, MRAM은 화합물 또는 자성재료 산화물 등을 사용하며, 소자 공정에서 도핑농도에 의해서 소자의 품질 및 성능이 결정되기에, 도핑농도 특성을 측정 가능한 in-line 또는 공정챔버 결합형 정밀·고속 측정 MI 장비 기술이 절대적으로 필요하지만 이에 대한 원천기술 및 상용기술 수준이 낮아 기술개발이 필요함. 또한, 해당 기술은 PIM용 메모리 외 기존 Si 기반 반도체 소자에서도 상당히 큰 수요가 있으며, 반도체 제조장비 로드맵 원천기술로 잘 부합하기에 차세대 MI 시장을 선점할 수 있는 핵심기술임.

o (시장성) 인공지능 반도체 시장은 `20년 184.5억 달러에서 `25년 1,179억 달러로 연평균 30.1%의 성장을 전망(출처: Gartner, KISDI)

- 반도체 검사장비는 고 부가가치 산업으로, 미국 제조사 (KLA-Tencor 및 기타 회사)가 100% 독점

o (사회적) 기존 Si 기반 반도체산업에서 반도체 검사기술은 외산이 독점화된 상황으로, 외산 손실 및 국내 장비기업의 진입 장벽이 대단히 높았으며, 국내 부품·장비기업에서 연구·개발을 통한 국산화가 시급함

ㅇ (종합) 기존 Si기반 반도체 웨이퍼의 도핑농도 측정에 사용하던 방식은 ex-situ four point probe 이며, 이는 공정 중 실시간 측정이 불가능하여 공정 이상을 즉각적으로 감지하지 못하여 공정 수율 저하의 원인이었음. 실시간 도핑농도 측정 MI장비는 국산화되지 않은 분야일 뿐만 아니라, Si 기반 반도체 소자 및 차세대 소자 PRAM, MRAM 분야 모두에 필요한 상황임. 그에 따라서, 기존 ex-situ four point probe를 대체할 in-situ 실시간 측정기술이 필요하며, 도핑농도에 따라 웨이퍼-진공-플라즈마 매질의 공진주파수가 변화하는 특성을 통한 실시간 도핑농도 측정이 가능하기에, 이에 대한 원천기술 개발 및 MI 장비화를 위한 연구지원이 필요함.

4. 지원기간/예산/추진체계

ㅇ 기간 : 69개월 이내 (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-11

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

300mm 패턴 wafer 초고속 optical CD 균일도 검사장비

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 8단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념:  nm 수준의 CD(Critical Dimension: 최소선폭) 정밀계측을 포함한 300 mm 패턴 웨이퍼의 고종횡비·3차원 형상 균일도 고속 검사할 수 있는 in-line MI(Measurement & Inspection) 장비

ㅇ 산업동향: 웨이퍼 전면의 노광 및 박막공정 균일도에 대한 검사계측 능력 향상에 대한 요구가 높아지고 있으며, 머신러닝을 융합한 분석 S/W 기술의 혁신을 통해 새로운 패러다임의 optical CD 계측기술이 발전하고 있음

2. 지원 범위

ㅇ 초고속, 비파괴, 반도체 패터닝 관련 공정 균일도 검사측정장비 제작

·현수준: 정규화 뮬러행렬 성분 2~3개 사용 → 개발목표: 정규화 뮬러행렬 성분 8개 이상 사용으로 측정성능 한계극복

ㅇ Optical CD 계측장비의 TTTM (Tool-To-Tool Matching) 향상 기술

ㅇ 시편에 따른 측정조건 자동 최적화에 의한 측정 정확도 한계극복 기술

ㅇ 장파장 측정영역 확대로 고종횡비 나노패턴 형상 측정능력 향상 기술

ㅇ 측정 정확도 예측을 통한 머신러닝 데이터 생산 기술

ㅇ 머신러닝 기반 나노패턴 형상 분석 고속화 기술

ㅇ 개발 장비의 신뢰성 평가 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	웨이퍼 처리속도 (스펙트럼 측정속도)	WPH(초)	≥ 60 (≤ 1.5)
2	나노패턴 측정 일치도 (TEM, R2 기준)	%	≥ 95 (For 3D Nanopattern Sample)
3	반복능 (1σ)	nm	≤0.01 (10 nm Oxide Film Thickness)
4	장비 간 측정 매칭 성능 (TTTM)	nm	≤0.1 (10 nm Oxide Film Thickness)

3. 지원 필요성

o 정부 관계부처 합동으로 수립된 “소재·부품·장비 경쟁력 강화 대책(2019년 8월 28일)”에 따라서 국내 반도체소자 제조산업의 지속적 성장을 위해 차세대 공정용 측정장비 개발이 필요함

o 대한민국 미래 반도체 산업의 경쟁력은 그동안 부족했던 반도체 소재, 부품, 장비기술의 자립화와 세계수준의 기술력 확보에 있으며, MI 독자 원천기술 개발 및 이를 이용한 반도체 MI 장비산업은 장기간 고비용의 투자 사업으로 민간이 주도하기에는 한계가 있어, 국가차원에서 전략적으로 선도하는 것이 필요함

o 디지털 뉴딜 정책 중 미래 반도체 기술(PIM, AI 반도체 등)의 설계, 소자, 장비·공정 핵심기술 개발과 연계한 핵심 측정검사 장비 부분의 소부장 기술자립화 지원

4. 지원기간/예산/추진체계

ㅇ 기간 : 69개월 이내 (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-12

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

PIM용 반도체 공정을 위한 실시간 반도체 이종 공정변수를 진단하는 300 mm 무선 웨이퍼형 공정센서(SOW)의 제조 기술

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 8단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : PIM 반도체 제조 장비 중 증착 및 식각 설비내에서 공정챔버와 Load port 훕간의 이송가능하고 공정에 영향을 최소화하는 PVD 및 식각공정을 위한 실시간 반도체 공정의 이종 공정변수(Parameter)를 진단하는 300 mm 무선 웨이퍼형 공정센서(SOW : Senor on Wafer) 기술 및 제조 기술

- PIM용 메모리 반도체 제조공정에 사용되고 있는 200 단급이상 NADN Flash 공정에서 웨이퍼상의 최대 -150℃까지의 측정가능한 극저온 온도 분포 진단 기술이 절실히 요구되고 있는 실정임.

- 공정챔버와 훕간의 이송가능하고, 공정의 영향 최소화하면서, 다중 공정변수 및 공간분포 측정가능한 실시간 웨이퍼형 공정진단 기술이 매우 필요함.

- 웨이퍼의 온도분포와 유속/압력 분는 박막의 특성 및 두께, 결함, 품질 균일성과 매우 밀접한 관계가 있으며, 이에 따른 소자 성능의 재현성 및 수율에 큰 영향을 미침

- 특히, PIM인공지능반도체에 포함될 고집적화, 저전력화로 대변되는 차세대반도체의 특성상으로 인한 10 nm 급이하 초미세공정 및 200 단급 이상의 NAND Flash 공정, 시스템반도체 공정조건 측정 및 제어 요구 증가하고 있음

- 웨이퍼형 온도 진단센서가 반도체 현장에서 활용되고 있으나, 초미세 반도체 공정의 고난의도 재현성 및 수율 향상을 위한 극저온 진단센서와 보정기술, 유속/압력 진단 및 보정기술, RF Power 및 플라즈마 진단센서 보정기술 개발이 요구되고 있음.

- 웨이퍼형 진단센서 기술은 국가기반산업인 반도체산업의 반도체 공정 재현성, 신뢰성 및 수율 향상을 위한 실시간 진단 계측 진단과 첨단공정제어을 위한 기반플랫폼으로써 파급효과가 매우 큼.

ㅇ 산업동향 : PIM인공지능 반도체에 포함되어 있는 차세대 반도체 및 시스템 반도체 공정의 재현성 및 신뢰성, 수율 향상을 위해 혁신적으로 시도하는 이종 공정변수 및 공간분포 측정가능한 실시간 웨이퍼형 공정진단 센서 제조 기술을 수요업체에서 요구하고 있는 실정임.

- 세계적으로 독점하고 있는 KLA에서는 고온에서 -20 ℃까지의 저온 범위에서 온도분포 측정가능한 웨이퍼 공정진단 센서 제품 보유.

- 국내에서 이트론(사)에서 -25 ℃에서 고온까지 온도분포 측정가능한 웨이퍼 공전진단 센서 기술 개발 및 신뢰성 검증 중에 있으며, 국내에서 웨이퍼상의 최대 -150 ℃ 까지의 측정가능한 극저온 온도 분포 진단 웨이퍼 센서 기술은 세계 최초 시도

- 반도체 소자업체에서 요구하고 있는 온도, 유속, RF Power, 플라즈마 변수 등 이종 공정변수 등 300 mm 무선 웨이퍼형 공정진단 센서 기술도 처음 시도하는 도전적인 기술임.

2. 지원 범위

ㅇ 최소화하는 PIM용 반도체 PVD 및 식각공정을 위한 실시간 반도체 공정의 이종 공정변수(Parameter)를 진단하는 300 mm 무선 웨이퍼형 공정센서(SOW : Senor on Wafer) 기술 및 제조 기술

- 공정챔버와 훕간의 이송가능하고, 공정의 영향 최소화하면서, 공정챔버내 공정가스의 유속/압력, 플라즈마 변수, RF Power 등과 함께 온도 등 다중 공정변수 및 공간분포 측정가능한 실시간 웨이퍼형 공정진단 기술

- 반도체 공정에서 웨이퍼상의 최대 -150℃까지의 측정가능한 극저온 온도 분포 진단 기술

* ESC의 극저온(-40도 ~ -150도)에서 구동하며 온도의 변화를 감지하고, 데이터를 저장할 수 있는 SoW 센싱 기술 확보

- 초미세 반도체 공정의 고난의도 재현성 및 수율 향상을 위한 극저온 진단센서와 보정기술, 유속/압력 진단 및 보정기술, RF Power 및 플라즈마 진단센서 보정기술

* 300mm 내 여러 지역에서 중성 입자의 유량 변화를 측정할 수 있는 센싱 메카니즘의 이론 확립 및 구현 기술의 확보 및 센서의 제조 기술 확보

* 극저온 환경에서의 온도, 유량, 플라즈마 파워 등의 변수를 하나의 SoW 센서 내에서 측정이 가능하도록 융합하는 회로 설계 및 소프트웨어 기술 개발

- 무선 센싱 및 데이터 전송 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	측정 온도	℃	-40 ～ -150 (wafer 온도 기준)
2	온도 / 플라즈마 밀도 측정 정확도	-	≤ ±1.5 ℃ / ≤ 1012
3	센서 웨이퍼 크기 / 최대 두께	mm	300 / 4.1 mm (센서 웨이퍼 두께 1.3 mm이하)
4	센서 수량(온도/유량/플라즈마)	개	17 / 8 / 8

3. 지원 필요성

ㅇ 반도체의 미중무역갈등 심화 및 자국기술보호주의에 대안으로 반도체 소재부품장비의 기술 경쟁력 강화 측면에서 후발주자의 반도체 공정의 실시간 계측 기술 중에 기술 선도할 수 있는 R&D 투자전략으로 반도체 실시간 웨이퍼형 공정진단 센서 및 제조 기술 개발 지원이 필수적임

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 : 중소·중견 기업

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-13

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술   □ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

초고해상도 현미경 기술 기반 반도체 분석용 검사 장비

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 5단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념

- 오늘날 반도체 회로 선폭이 나노미터 수준으로 미세화된 초고집적 반도체의 시대가 열리며 나노미터 수준 공정 결함 검출의 중요성이 더욱 커짐.

- 오늘날 쓰이고 있는 반도체 결함 검사 시스템은 low throughput 으로 관찰할 수 있는 전자 현미경 또는 해상도 낮은 광학 현미경을 쓰고 있고, 이들 기존 기술로는 반도체 내 다양한 성분을 구별해서 보기 어렵기 때문에 다양한 형태와 성분의 나노미터 수준 결함을 검출하기에 그 한계점이 지적되고 있음.

- 오늘날 전 세계 반도체 생산 업체들의 EUV 노광장비에 대한 관심이 크게 높아진 것으로 보아, 빠른 미래에는 이들 초미세 나노 회로에 있는 반도체 결함을 검출할 수 있는 장비가 전 세계의 큰 주목을 받을 것으로 보임.

- 제품 형태는 박막/마스크를 회절한계를 뛰어넘는 3차원 초고분해능검사 장비로서, xy축 방향 분해능은 10 nm이하, z축 분해능은 20 nm이하이며, 이미징 영역은 100 ✕ 100 μm 이상.

- 기술 형태는 회절한계를 극복한 초고분해능의 광학 기술을 개발하여 박막/마스크의 구조에 대한 3차원 검사를 수행하는 기술.

ㅇ 산업 동향

- 삼성전자와 TSMC 가 내년에는 3nm 칩셋 양산을 시작하겠다고 계획을 발표하는 등 반도체 공정은 점점 초미세화되고 있기 때문에, 이에 따라 이들 나노 회로에 있는 반도체 결함을 검출할 수 있는 기술 개발이 시급한 상황임.

- 오늘날 초미세공정 반도체 생산에 필요한 EUV(Extreme UltraViolet) 노광 장비를 현재까지는 전세계에서 네덜란드에 있는 ASML 이라는 업체만 생산할 수 있어서 이 업체의 EUV 노광장비를 확보하기 위해 전 세계 반도체 생산 업체들이 혈안이 된 것으로 보아, 빠른 미래에는 이들 초미세 나노 회로에 있는 반도체 결함을 검출할 수 있는 장비가 전 세계의 큰 주목을 받을 것으로 보임.

- 빠른 세계적 흐름에 뒤쳐지지 않고 우리나라가 반도체 기술을 선도하기 위해서는 초미세 나노 회로에 있는 반도체 결함을 검출할 수 있는 신규 기술 개발이 매우 시급함.

2. 지원 범위

ㅇ 초고해상도 반도체 웨이퍼 이미징 기술 개발

- 기존 반도체 검사용 현미경의 낮은 해상도와 느린 검사 속도 등의 한계를 극복할 수 있는 검사 기술 개발

ㅇ 반도체 초미세 결함 검출 장비 기술 개발

- 반도체 내 나노미터 수준의 초미세 사이즈 결함을 빠르게 검출할 수 있는 기술 개발

ㅇ 반도체 웨이퍼 내 나노스케일 성분 분석 검사 기술 개발

- 반도체 웨이퍼 내 다양한 성분을 구별해서 나노미터 수준에서 검출할 수 있는 검사 기술 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	xy축 방향 분해능	nm	≤ 10 nm
2	z축 분해능	nm	≤ 20 nm
3	이미징 영역	-	≥100 ✕ 100 μm
4	측정속도	frame/s	≥ 30

3. 지원 필요성

ㅇ 산업기술 R&D 투자전략 및 뉴딜 정책의 부합성

- 2021년 연차별 R&D 추진 전략 중 글로벌 밸류 체인(GVC) 재편의 차세대 반도체에 해당하며, 동 추진전략 중 초미세 소자용 MI 공정장비에 부합함.

- 정부의 5G/AI 융합 확산을 위한 뉴딜 정책 중 신개념 PIM 인공지능반도체 기술 선점과 AI반도체 플래그십 프로젝트 중 미세공정 장비 개발을 위해서는 초미세화된 반도체 결함 검사 장비의 개발 지원이 필요.

ㅇ 국내 반도체 산업 지원 관련

- 초고해상도 현미경 기술 기반 초미세패턴 반도체 검사 기술은 오늘날 전 세계적으로 반도체 제조 회사들의 주목을 받고 있는 EUV 노광장비처럼 향후 전 세계 반도체 시장을 주도할 수 있을 것으로 기대됨.

- 초고해상도 현미경 기술 기반 초미세패턴 반도체 검사 기술은 난이도가 높으나, 시장 진입 단계이기 때문에 해외 업체와의 기술차를 극복하기 위한 여건이 충분함.

4. 지원기간/예산/추진체계

ㅇ 기간 : 69개월 이내 (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 : 비영리기관(원천기술형)

ㅇ 기술료 징수여부 : 미징수

품목번호

2022-반도체공정장비-PIM-일반-14

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

측정/검사장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

이방성 다층박막 초고속 계측검사 장비

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 8단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념: 300mm 반도체 전공정 포토, 식각, 박막증착공정의 각 단계에서 이등방성 박막을 포함한 다층박막의 두께, 균일도, 조성비 또는 기판의 후면에 형성된 잔류 막 두께 및 대면적 시료의 균일도를 초고속, 비접촉, 비파괴 방식으로 측정 검사하는 기술

ㅇ 산업동향: 높은 신뢰성의 고정밀 분광타원편광계 기능에 더해 초고속 이방성 다층박막의 필요성이 산업적으로 점점 더 중요해지고 있음.

- 측정정밀도 (박막측정 Precision(1σ): < 0.003 nm, 이방성계수 스펙트럼 측정 최소 시간: < 1.5 s )

2. 지원 범위

ㅇ 반도체 공정에서 광학적 이등방 특성을 나타내는 박막의 두께·균일도·조성비 등 광학물성 초고속 계측기술 개발

- 현 수준 : 등방성 광학물성 측정 -> 목표 : 비등방성 광학물성 측정

ㅇ 300mm 대면적 균일도 측정과 후면 잔류 박막 측정을 위한 플랫폼 기술

- 후면 측정을 위한 wafer 반전용 로봇 기술

- 300mm 웨이퍼 고속 맵핑 자동화 기술

ㅇ 고정밀 분광 타원편광 측정 광학계 기술

- 고안정화 광대역 백색광원 개발 : 파장 200 ~ 1,700nm

- 측정 고속화를 위한 분광 측정 스펙트로미터의 clean up 시간 최소화

- 국소영역 측정을 위한 마이크로 포커싱 광학계 개발

ㅇ 비등방 광학물성 분석 기술

- 시편의 비등방 광학물성 실시간 분석 알고리즘 기술

- 측정 데이터 분석 고속화를 위한 다파장 측정데이터 병렬 처리 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	측정정밀도(Precision)	nm	≤ 0.003
2	이방성계수 스펙트럼 측정 최소 시간	초	≤ 1.5
3	측정 가능한 이방성계수들의 종류 개수	ea	8개 이상
4	측정불확도 향상을 위한 측정파장범위	nm	200∼1700

3. 지원 필요성

o 정부 관계부처 합동으로 수립된 “소재·부품·장비 경쟁력 강화 대책(2019년 8월 28일)”에 따라서 국내 반도체소자 제조산업의 지속적 성장을 위해 차세대 공정용 측정장비 개발이 필요함

o 고급 계측검사 장비의 국내 개발은 소자산업체의 신공정 기술 유출에 대한 걱정을 덜어주고, 신속한 공정개발 및 개선으로 신제품 개발을 가속할 수 있으며, 고 부가가치산업인 반도체 계측검사 산업의 국내육성에 기여함

o 디지털 뉴딜 정책 중 미래 반도체 기술(PIM, AI 반도체 등)의 설계, 소자, 장비·공정 핵심기술 개발과 연계한 핵심 측정검사 장비 부분의 소부장 기술자립화 지원

4. 지원기간/예산/추진체계

ㅇ 기간 : 69개월 이내  (1차년도 개발기간 : 9개월, 2-6차년도 : 12개월)

ㅇ 정부출연금 :‘22년 7억원 이내(총 정부출연금 42억원 이내)

ㅇ 주관기관 :중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-15

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

증착장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

특수한 GST EHU(Extreme High Unbalanced) Magnetron을 포함한 PVD 장비 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 8단계)

8

4

8

6

2

0

4

0

0

0

1. 개념 및 산업동향

ㅇ개념

- PRAM은 칼코겐족 원소를 사용하여 제조되므로 기존 PVD 방식과는 다른 장비 컨셉이 요구되며, 높은 정확도와 정밀한 두께로 증착할 수 있는 핵심부품을 포함한 GST(Ge2Sb2Te5, Ge1Sb4Te7, Ge1Sb2Te4 등) 화합물 박막 제조를 위한 초고진공 PVD 장비 기술 개발

- 고집적화에 있어서 가장 큰 걸림돌인 리셋 전류 감소를 위해 Confined Contact를 GST로 완벽하게 채울 수 있는 MAGENT을 비롯한 공정챔버로 구성된 PVD 공정장비 기술 개발

- 칼코게나이드 물질을 균일하고 커버리지가 우수하게 증착할 수 있는 캐서드 기술 (RF Sputtering 등 플라즈마 소스, 마그네트론 포함)

- High Aspect ratio의 반도체에 Void 없이 증착하기 위해 Low Pressure를 유지해야 하는데 전자가 Chamber Wall을 통해 빠져 나가지 못하도록 마그넷을 이용하여 전자를 Trap하여 Low Pressure에서도 Plasma가 유지할 수 있도록 300 mm 마그넷 기술

- 기판 온도제어을 효과적으로 처리하기 위한 ESC(Electrostatic Chuck) 기술

- 오염 방지를 위한 초고진공 기술

- 기판의 수분을 제거하기 위한 degassing 모듈 기술

- 기판의 자연산화막 제거를 위한 사전세정 모듈 기술

- 두께 정밀 제어를 위한 모니터링 기술

- 공정 파티클 저감을 위한 저온 공정 기술

ㅇ 산업 동향

- 미국은 시스템 반도체와 아날로그 반도체에서 시장을 주도하고, 한국은 메모리 반도체, 유럽과 일본은 광개별소자 시장을 주도하고 있음

* 반도체 시장 비중은 미국 47%, 한국 19%, 일본 10%, 유럽 10%, 대만 6%, 중국 5% 순임

- 국내 S社는 업계 최초로 HBM-PIM (High Bandwidth Memory PIM)을 개발하였으며, 나아가 PIM 기술을 빅데이터 시대의 새로운 기술 패러다임으로 제시하고 있음

- 반도체용 PVD는 국산화가 전무하며, 전량 해외 제조업체(AMAT)의 장비가 사용되고 있어 자체 기술개발 이 시급한 실정임

- PRAM은 삼성에서 28nm 공정으로 상용화시킨 기술로 집적화를 위하여 20nm 이하 공정을 개발중이며 Intel 에서는 3D-Xpoint 기술을 적용하여 옵테인 메모리를 출시하였고 2020년 2세대를 출시함

- 전세계에서 유일하게 PRAM과 MRAM의 양산 장비를 제공하는 기업은 해외 AMAT로 2019년 PRAM 양산 장비 출시

- PRAM용 스퍼터 장비의 경우 시간당 최대 16매의 생산성을 가지는 RF스퍼터 장비로 박막의 두께가 2% 이하의 균일도를 가지는 것으로 알려져 있음

o 적용대상

- AI 기술이 발전하고 기술이 고도화되면서 CPU가 메모리로부터 명령어를 불러오고 실행하며 다시 기억장치로 저장하는 작업을 순차적으로 진행하는 폰 노이만 구조의 한계를 극복하기 위해 메모리 내부에 AI엔진을 장착하여 병렬처리를 극대화하는 PIM (Processing in Memory) 기술을 적용

- 로직과 메모리로 구분되어 있는 PIM 구조에서 차세대 비휘발성 메모리(Non-Volatile Memory)는 PRAM, MRAM, ReRAM 등을 적용.

- PRAM(Phase-change Random Access Memory)

· 상변화소재를 이용한 비휘발성 메모리. (Ge-Sb-Te 증착)

· 상변화소재(GST)가 열에 의해서 비정질, 결정질로 변화됨.

· 약 300℃에서 비저항이 가장 낮은 HCP (Hexagonal Close Packed) 구조로 결정화가 됨

2. 지원 범위

ㅇ PRAM에서 가장 핵심기술인 GST (Germanium-Antimony-Tellurium)공정을 위한 SPECIAL MAGNET을 포함한 장비 기술

- 오염 방지를 위한 초고진공 이송시스템

- Ge2Sb2Te5, Ge1Sb4Te7, Ge1Sb2Te4 등의 PRAM 물질 증착용 RF 스퍼터링 장비 모듈

- 기판의 수분을 제거하기 위한 degassing 모듈

- 기판의 자연산화막 제거를 위한 사전세정 모듈

- 두께 정밀 제어를 위한 모니터링 시스템

- 공정 파티클 저감을 위한 저온 공정 시스템

- 장비 최적화 및 안정적 양산 제어기술 개발

ㅇ 300 mm 반도체 Sputter 장비용 공정모듈 개발

- 2%이내의 고균일한 박막과 60%이상의 Target Erosion구현하는 300 mm PVD용 Magnetron 개발

* 마그넷 표면 가우스 1k gause 이상,  N극-S극 unbalanced ratio 2:1 이상, Center와 Edge의 magnet uniformity 제어 기술, Chamber pressure 0.5 mTorr 이하 공정 가능한 300 mm 반도체 PVD 용 마그넷

- 25℃이상 온도 제어를 위한 고온용 ESC개발

- 정밀 두께 제어를 위한 보정 알고리즘

- 오염 및 메모리 성능 저하를 방지하기 위한 초고진공(3×10-7 Torr이하) 챔버 설계 및 진공 기술

- Unbalanced Magnet 설계와 자기장 및 플라즈마 분포해석 기술

- 동적 자기장과 Target erosion 의 해석 기술

ㅇ Precleaning 챔버 개발

- 기판 손상 없이 자연 산화막을 제거하기 위한 5%이내의 고균일한 플라즈마 밀도를 구현할 수 있는 플라즈마원 및 식각 기술 개발

- RF Power를 사용하면서 안정적으로 기판을 (de)chucking 가능한 ESC 개발

- 공정 파티클 최소화를 위한 저온 ESC 기술 (-20℃이하)

ㅇ Degas 챔버 개발

- 급속온도상승 및 고균일한 온도 제어 기술 개발

- 생산성 향상을 위해 기판 온도를 빠르게 상승시키는 급속 열처리 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	증착두께	Å	400
2	Aspect Ratio	-	3:1@GST, 10:1@metal
3	박막균일도	%	≤ 2
4	공정온도 (Sputter공정, pre-clean공정)	℃	Sputter공정 ≥ 250, pre-clean공정 ≤ -20 (Chuck 온도 기준)

3. 지원 필요성

ㅇ 정책적 필요성

- 인공지능과 시스템 반도체를 혁신성장 전략투자 분야로 지정, 국가 차원에서의 전략을 수립하고 집중적으로 지원.

- 메모리와 프로세서를 통합한 PIM 인공지능 반도체 기술 선도를 위해 산업부와 과기정통부가 4대 기술 분야의 역량 확보를 지원 추진

ㅇ 기술적 필요성

- 차세대 비휘발성 메모리에서는 고품질의 반도체 물질 증착이 많이 필요함에 따라  PRAM용 최적화된 박막을 구현하기 위한 고품질의 초정밀 두께 제어 스퍼터링 기술 포함된 특수한 Magentron과 PVD 공정장비 기술 개발이 요구됨

- 2019년 해외 선진 기업인 AMAT는 PRAM/ReRAM 에 특화된 스퍼터 장비를 출시함

- 국내 기술은 5년 이상의 격차가 있고 PRAM용 양산장비는 전량 해외 업체에 의존

- 이온 손상을 최소화 하기 위한 저전력 RF스퍼터링 기술과 파티클 제어를 위한 극저온 공정 시스템, 불순물의 유입을 막고 오염을 최소화 하기 위한 초고진공 기술 글로벌 스탠다드 품질의 타겟 제작 등의 장비/부품/소재 지원이 필요함

- PVD 공정에서 공정에 직접 영향을 주는 핵심 기술은 마그넷, E-Chuck, 고진공 임. E-Chuck은 다수의 업체가 기술개발을 국산화를 시도하고 있으나 박막에 직접 영향을 주는 마그넷 기술은 국산화가 전혀 진행되고 있지 않아 기술개발이 시급함.

ㅇ 시장적 필요성

- 2026년 차세대 반도체 시장, 특히 eNVM 시장은 embedded Memory 와 Stand alone Memory 시장이 큰폭으로 커질것으로 전망됨.

- 특히 PRAM은 Stand alone NVM 시장에서 주목받고 있는데 2020년 최대 5억5,500만 달러에서 2026년에는 33억달러로 성장 할것으로 전망되며 NVM후보 기술중 78%의 점유율을 가질것으로 전망됨.

- 현재 반도체용 스퍼터 장비 시장에서 국내 업체는 A社가 유일하며 그나마 후공정의 bump 공정으로 한정되어 있음. 때문에 국내 반도체 장비 산업의 성장을 위해 정책적 지원이 필요함.

- 반도체의 고밀도, 고성능화됨에 따라 관련 Sputter 공정도 다양하게 요구되어 있어 해외 장비 업체들은 신공정에 능동적으로 대응하며, 선점한 시장을 확대중에 있으므로 조기 국산화를 통해 시장 확보 및 확대가 필요함

4. 지원기간/예산/추진체계

ㅇ 기간 : 48개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 13억원 이내(총 정부출연금 52억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-16

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

증착장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  ■ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

□ R&D 샌드박스(일반) ■ R&D 샌드박스(지정)

품목명

MTJ(Magnet Tunnel Junction) Capping Layer 제조용 Plasma Source를 이용한 저온공정 Silicon Nitride 증착 장비 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 5단계 〜 [종료] 7단계)

8

4

8

6

2

0

4

0

0

0

1. 개념 및 산업동향

ㅇ 개념

- MTJ(Magnet Tunnel Junction) 핵심층인 Synthetic Ferromagnetic Layer 사이의 Buffer layer로서 두 층간의 분리를 확실하게 하기 위한 증착 공정 기술 개발

- 증착 막(film) 내 불순물 및 하부 Layer에 대한 Damage를 최소화하여 우수한

막질을 구현할 수 있는 MTJ Capping Layer 제조용 증착 장비 개발

- 신개념의 Plasma Source를 이용한 고단차 피복이 가능하며, 저손상 및 저온 증착 (<250 도)이 가능한 Silicon Nitride 공정 기술 개발

- 저온/고단차/저손상 공정 개발을 위한 Plasma 공정 실시간 모니터링 진단 시스템 (OES, TOF 등) 개발

ㅇ 산업동향

- 커패시터 제조 공정 등 DRAM의 한계를 돌파할 수 있는 제품으로 차세대 메모리인 MRAM이 부각되고 있음

- 휘발성 소자인 DRAM 대비 비휘발성인 MRAM은 전류 소모량이 크지 않고 구조도 매우 간단한 점 등 많은 장점들로 인해 향후 DRAM을 대체할 것으로 예상됨

2. 지원 범위

ㅇ 하부 Layer Damage 최소화 및 고품질 박막 구현을 위한 Plasma Source 이용 저온 Silicon Nitride 장비 개발

- Plasma에 의한 하부 Sub. Layer 변형 최소화 및 고단차 피복성 확보 위한 증착 장비 설계 및 구현

- Silicon Nitride의 250도 이하 저온에서 고밀도 박막 구현이 가능하도록 Plasma source 최적 설계 및 구현

- 공정 중 plasma matching 최적 설계 및 모니터링 기술

ㅇ 하부 layer Loss 모니터링 위한 진단 시스템 개발

- 증착 과정에서 하부 Layer 두께 Loss 및 성분 변화 모니터링 기술

ㅇ 증착 막 내 불순물 최소화 공정 기술 개발

- 공정에 불필요한 O, F, Cl 등의 불순물 정밀 분석 기술

- Plasma 공정 변수 조절을 통한 불순물 최소화 증착 공정 확보

ㅇ 저손상 고단차 박막 형성 기술

- 초고단차 3차원 기판의 균일한 고품질 박막 형성 기술

- 하부 기판의 plasma damage (하부 기판의 격자 상수 변화율) 최소화 기술

ㅇ (국제공동 가능 R&D분야) (대상국) 미국

- 저온용 Si 프리커서의 표면 반응/흡착 메커니즘 연구

- 분자레벨 표면 분석 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	공정온도	℃	≦250
2	Step coverage	%	≥99
3	하부 기판 Damage (증착 전/후 기판의 격자 상수 평균 변화율)	%	≦15
4	박막의 불순물 수준 (6 inch wafer 이상)	%	≦1

3. 지원 필요성

ㅇ PIM 기반용 차세대 메모리인 MRAM 증착 기술 중에서 MTJ 핵심층인 Synthetic Ferromagnetic Layer사이의 Buffer layer로 두 층간의 분리를 확실하게 해야 Cell이 제대로 동작할 수 있는 증착 공정 기술 개발 필요함

- DRAM의 기술적 한계를 극복할 대안으로 차세대 메모리인 MRAM이 부각되고 있는 상황에서 이의 특성을 확보하기 위한 증착 공정 기술 및 장비 개발이 요구되고 있음

- Plasma를 사용한 저온 공정에서의 증착장비 개발을 통해 하부 Layer Damage가  없으면서 막질(균일도, 불순물 등)을 확보하는 것이 요구되고 있음

- 기존 고온 Silicon Nitride 장비에서 발생하는 후속 공정에서의 Diffusion(확산),  Pore(빈공간) 생성 등의 문제점을 극복하기 위하여 Plasma 기반의 저온 장비    개발이 요구되고 있으며 이를 개발하기 위한 경제적 지원이 반드시 필요함

- 3차원 MRAM 소자 적용을 위해, 단차 피복 특성이 우수한 장비 개발이 필요하나, Plasma를 이용할 경우 고질적으로 단차 피복 특성이 떨어짐. 한편, Silicon Nitride를 저온에서 증착하기 위해서는 Plasma의 사용이 필수으로 신개념의 Plasma Source를 이용한 장비/공정/분석 기술 개발의 지원이 반드시 필요함

ㅇ Buffer layer 증착시 하부 Layer에 대한 Damage를 최소화하고, 막(film)내 불순물 막질이 우수해야 완벽한 MTJ 특성을 가질 수 있는 증착 기술 필요함

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 13억원 이내 (총 정부출연금 39억원 이내)

ㅇ 주관기관 : 중소·중견 기업 (혁신제품형)

ㅇ 기술료 징수여부 : 징수

ㅇ 국제공동 : 해외기관(미국) 참여필수

품목번호

2022-반도체공정장비-PIM-일반-17

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

증착장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

반도체용 저에너지 고전류 이온주입 파일럿 장비 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 6단계)

8

4

8

6

2

0

3

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : 10나노미터급 이하의 디자인룰을 갖는 PIM 반도체 제조용 이온주입장비 국산화를 위한 핵심기술 개발

- 200 eV ~ 50 keV 에너지 영역의 저에너지 고전류 이온주입 장비 국산화를 위한 이온소스 개발, 저에너지 빔라인 개발, FinFET/GAA등 3D 구조의 균일한 도핑이 가능한 Scan 메카니즘 개발 및 저온 이온주입 기술 개발 등의 핵심 기술 개발

- 고전류의 이온빔 발생 이온소스의 플라즈마 해석 및 고전류 이온소스 개발

- 균일한 저에너지 이온빔 투사를 위한 이온광학 구조 설계 및 저에너지 빔라인 개발

- 실리콘 격자손상을 방지하는 영하 –100℃이하의 극저온 이온주입 기술

- 30°~ 55°의 고경사각으로 인한 빔퍼짐 문제와 도핑 불균일도를 개선하는 등촛점(ISO-Centric) 웨이퍼 스캔 특화기술 적용한 저온 이온주입용 Scan Robot 개발

ㅇ 산업동향 :

- 전세계 이온주입 장비의 시장규모는 연간 16.5억불(@2020년)에서 20억불(@2025년)로 증가되는 추세로 AMAT(미) 55%, SMIT(일,과거 SEN) 22%, Axelis(미) 18%, Nissin(일)과 AIBT(대만) 포함 기타 5% 등 전부 외국업체들이 시장을 점유하고 있으며, 국산 이온주입장비는 전무함

- 특히, 반도체 초미세화 추세로 PIM용 메모리 반도체뿐만 아니라, 시스템 반도체 공정에서 사용이 증대되고 있는 저에너지 고전류 이온주입장비시장도 연간 7.17억불(@2020년)에서 9억불(2025년)로 증가 추세에 있음

- 기존 이온주입 장비들의 경우 비대칭스캔으로 인하여 저에너지 고각 이온주입시 도핑균일도 약화 및 반도체 수율저하가 발생하므로, 이를 대체할 수 있는 대칭적 빔 스캔기술 등의 특화기술을 탑재한 이온주입기 국산화로 시장 진입 가능성이 높음

- 3D 구조의 반도체(FinFET & GAA구조 등)에서 고 경사각 이온주입 공정 필요성 증대

- 저온 이온주입 공정의 낮은 생산성 문제 해결 필요

2. 지원 범위

ㅇ 10나노미터 이하의 디자인룰을 갖는 PIM 반도체 제조를 위한 저에너지 고전류 이온주입장비 국산화를 위한 핵심 기술 개발

- 저에너지 고전류 이온주입장비의 빔라인 광학 구조 설계 및 저에너지 빔라인 개발

- 고전류 이온 소스 및 제어 기술 개발

- 고전류 이온빔의 질량 분류용 전자석 질량분류기(Magnetic Mass Analyzer) 개발

- Decel Mode의 5 keV 이하 저에너지 이온빔의 Energy Contamination 방지를 위한 에너지 필터 및 제어 기술 개발

- 이온주입 Dose Control 및 Wafer Scan 제어기술 개발

- 이온주입 장비 통합 제어 Software 개발

- 극저온 이온주입용 냉각시스템 개발 및 극저온 이온주입용 Scan Robot 개발

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	가속 에너지 범위	keV	0.2 - 50
2	도핑 범위(Dose)	ions/cm2	5x1013 ～ 1x1016
3	도핑 균일도(Uniformity)	% (1σ)	≤ 1%
4	11B+빔전류 @ 1KeV	mA	≥ 10
5	31P+빔전류 @ 3KeV	mA	≥ 25

3. 지원 필요성

ㅇ 반도체용 이온 주입장비의 경우 연간 3,000억 원 이상 전부 외국으로부터 수입하고 있으므로, 국산장비 개발을 통한 기술 자립 및 수입 대체 필요

ㅇ 국내 반도체 소자업체들의 새로운 요구사항에 부합하는 장비 개발로 외국 반도체 업체와의 경쟁력 확보

ㅇ 정부의 디지털 뉴딜 정책의 필수 육성 산업인 5G 등 ICT 기술관련 국제적 반도체 기술 경쟁 심화에 따른 반도체 제조 장비 국산화 시급: 경쟁국들의 반도체 제조장비 무기화에 대한 방어 전략 필요

* 반도체산업에서 경쟁하는 국가인 미국, 대만, 일본 및 중국 모두 이온주입 장비의 독자적인 생산이 가능한 데 반하여, 우리나라의 경우 국산 이온주입 장비가 개발되어 있지 않아서, 향후 경쟁국들이 장비 수출을 제약할 경우 국내 반도체산업이 붕괴할 수 있는 위험성이 존재함

4. 지원기간/예산/추진체계

ㅇ 기간 : 48개월 이내  (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 13억원 이내(총 정부출연금 52억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-PIM-일반-18

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

증착장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

3차원 수직형 상변화메모리(3D V-PCRAM)용 원자층 증착 (ALD) 장비 및 전구체 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 7단계)

8

4

8

6

2

0

4

0

0

0

1. 개념 및 산업동향

ㅇ개념 : 3차원 수직형 상변화메모리(3D V-PCRAM)를 위한 칼코겐 화합물의 원자층 증착(ALD) 장비 및 전구체 개발

- Storage Class Memory(SCM)로 상변화메모리(PCRAM)의 상용화 이후 지속적으로 메모리 용량 증가가 요구되고 있음

- 기존 cross-point 방식의 PCRAM은 메모리 셀을 약 6층 적층하는 방식으로 용량증가를 위해서는 지속적인 미세화가 필요함

- 3차원 수직 낸드 (3D V-NAND) 플래쉬 메모리의 아키텍쳐를 활용한 3D V-PCRAM은 미세화 대신 층수를 늘려 용량증가가 가능하여 차세대 SCM로서 관심이 집중되고 있음

- 3D V-PCRAM의 제조를 위해서는 고종횡비의 hole 내부에 메모리/셀렉터 물질을 균일한 두께로 성장시키는 칼코겐화합물의 원자층 증착(ALD) 장비가 필요하나 아직 국내외에서 양산용 장비가 출시된 바 없음. 또한 도핑 및 Cl 불순물 함량 감소를 위한 전구체 개발도 요구됨

- 제품형태 : 3D V-PCRAM용 메모리 물질 (GeSbTe) 및 셀렉터 물질(Se화합물)의 ALD 장비 및 전구체

- 기술형태 : 칼코겐(Te, Se) 화합물의 ALD 기술 및 전구체 합성 기술

ㅇ 산업동향 :

- 저장 매체 시장에서 가장 중요한 것은 비트 당 비용절감과 높은 동작속도임. 현재는 3D V-NAND의 층수를 증가시킴으로서 비용 절감을 충족하고 있으나 동작속도는 개선이 어려움. 따라서 NAND보다 동작속도가 빠른 차세대 비휘발성 메모리가 요구되며 이에 대응하는 PCRAM이 상용화됨

- PCRAM은 NAND보다 동작속도와 endurance 특성이 우수함. 기존 cross-point 방식으로 소비 전력 감소와 비트당 비용 절감을 이루기 위해서는 지속적인 소자 미세화가 요구되나 패터닝 공정비용의 증가와 메모리특성 열화가 문제가 되고 있음

- 국내외 메모리기업들은 차세대 PCRAM으로서 3D V-PCRAM을 개발중. 3D V-PCRAM에서는 기존에 PVD 방식으로 제조되던 메모리 물질 및 셀렉터 물질을 ALD 방식으로 제조하여햐 함. 따라서 고 종횡비의 hole 내부에 칼코겐 화합물을 균일하게 증착하는 ALD 장비 및 소재 개발이 요구되고 있음

- 2000년대중반부터 국내 장비/소재기업들은 국내소자기업과 공동으로 cross-point PCRAM용 ALD 장비 및 전구체를 개발하여 상당한 기술을 확보하였으나 상용화되지 못함. 양산용 3D V-PCRAM용 ALD 장비는 국내외에서 출시된 바 없음. 국내 대학들은 주로 소자기업의 산학과제를 통해 ALD 공정 및 전구체를 개발중

2. 지원 범위

ㅇ 3D V-PCRAM용 ALD 공정 및 장비 개발

ㅇ 3D V-PCRAM용 ALD 전구체 선정 및 설계

ㅇ 3D V-PCRAM용 ALD 박막의 메모리 특성 검증

ㅇ핵심기술

- 칼코겐 (Te, Se) 화합물의 ALD 공정 및 장비 기술

- 칼코겐 (Te, Se) 화합물의 ALD 공정에 적합한 전구체 설계 및 합성기술

- ALD로 제조된 칼코겐 (Te, Se) 화합물의 메모리 특성 검증

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	박막 두께 재현성 & 균일도	%	3 (Standard deviation)
2	박막내 Cl 함량	%	<0.5 (AES / XPS 분석)
3	GeSbTe 박막 조성제어	%	<10 (Ge2Sb2Te5 대비 조성오차 10%이내)
4	메모리 스위칭 속도	ns	100 (스위칭 pulse width)

3. 지원 필요성

o PCRAM 시장은 마이크론이 cross-point 방식으로 기술/제품을 주도하고 있으나 미세화가 어려워 용량증가 및 저가화에 어려움이 있음. 국내 메모리기업이 3D V-PCRAM을 개발하면 기술/제품을 주도할 수 있을 것으로 기대됨

o 국내 장비/소재기업은 10여년전 cross-point 방식에서 PVD 공정을 ALD 공정으로 대체하기 위해 소자기업들과 공동으로 개발을 진행하였으나 채용되지 못하였고 소요된 R&D 비용을 회수하지 못함

o 이 과정에서 축적된 기술을 바탕으로 3D V-PCRAM용 ALD 장비 개발이 가능함에도 불구하고 R&D 비용을 우려하는 것으로 보여 정부지원이 필요함

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 :‘22년 13억원 이내(총 정부출연금 39억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-2				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형		■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	엣지 디바이스용 경량 AI를 위한 메모리 내 컴퓨팅 지원 SCM 컨트롤러 IP 기술 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 4단계 〜 [종료] 7단계)							8	5		4	2	3	1	3	0	0	0
1. 개념 및 산업동향
ㅇ 개념 : 엣지 디바이스를 위한 컨트롤러와 로직이 메모리와 하나의 칩으로 제작이 가능한 초소형 신경망 시스템 구축이 요구되며 이러한 내장형 SCM 기반 메모리 내 컴퓨팅 (In-Memory computing) 를 위한 파운드리용 컨트롤러 IP 기술이 필요 - SCM은 D램에 버금가는 속도를 가지며, 낸드 플래시 메모리처럼 전원이 꺼져도 내용이 저장되는 특징을 가지고 있어 엣지향 저전력 시스템반도체 설계에 있어 핵심 IP 기술로 대두되고 있음 - 최근 내장형 MRAM(eMRAM) 등 SCM을 위한 메모리 컨트롤러 IP가 상용화되고 있으며 eMRAM과 같은 내장형 SCM을 이용한 고성능 인공지능 SoC 설계를 위한 연산기능 내장형 컨트롤러 IP 기술이 필요함 - SCM을 효율적으로 사용하기 위해서는 AI 응용 및 시스템 SW layer와의 연동이 가능한 개발 환경 및 소프트웨어 인터페이가 필수적 - 제품형태 : 메모리 내 컴퓨팅 기능을 내장한 SCM 장치의 고성능 고효율 제어 IP 회로, HDL 및 검증용 플랫폼 - 기술형태 : 메모리 내 컴퓨팅 기능을 내장한 엣지향 SCM 시스템반도체 설계 기술 및 제어, 인터페이스 SW ㅇ 산업동향 : ARM은 삼성전자의 23나노 FDS 공정 기술에 사용할 수 있는 업계 최초의 eMRAM 컴파일러 제품 발표(`18.6) 및 어플라이드 머티리얼즈는 대량 생산용 제조 장비를 발표하는 등 파운드리용 임베디드 SCM 적용 기술이 2024년까지 12억 달러(약 1조 5000억 원)까지 성장할것으로 예상(‘19.12 Yole)
2. 지원 범위
ㅇ 내장형 SCM기반 경량 AI용 메모리 내 컴퓨팅을 지원하는 고성능 저전력 제어 IP (FPGA/Chip) 개발 - 메모리 내 컴퓨팅을 위하여 메모리 버스 상에서 연산이 가능한 내장형 SCM 인터페이스 개발 - 고속 병렬 링크 기반 메모리 인터페이스 규격을 지원하는 인터페이스 제어 IP 설계 - 경량 AI 응용에 적용 가능한 저전력 메모리 내 컴퓨팅 연산기 - SCM 기반 메모리 내 컴퓨팅 장치를 실제 인공지능 응용 소프트웨어에서 활용할 수 있도록 하는 SW 스택의 개발 ㅇ 동작 성능 및 전력소모량 측정이 가능한 검증 플랫폼 개발
3. 지원 필요성
ㅇ (시장적 필요성) 인공지능 적용을 위해 인공지능 반도체 수요는 급증하여 ’18년 약 70억 달러에서 ’30년 약 1,179억달러로 연평균 26.5% 증가할 전망(Gartner 2020) - 시스템 반도체 시장에서 AI 반도체 비중은 ’20년 8.0% → ’30년 31.3%로 약 3.9배 - 특히, 에지(Edge) 디바이스인 소비자 디바이스(Personal Device)에 탑재되는 일체형(Integrated) 중심으로 인공지능 반도체 시장이 크게 활성화될 전망 * 소비자 디바이스 시장: ’18년 55.1억불 → ’30년 467.9억불(전체 시장 중 39.7%) ㅇ (기술적 필요성) 엣지향 인공지능 반도체는 효율적 아키텍처 설계가 필요하며, 추론 효율과 정확도를 향상시키고 메모리 접근을 최소화하기 위해 신경망 구조 및 메모리 내 컴퓨팅 기술이 대안으로 제기 - 데이터의 물리적 이동을 줄이는 메모리 내 데이터 처리・저장하는 방식이 데이터 병목 현상을 해소하는 대안으로, 메모리 내 컴퓨팅 기술의 가능성 제기 ㅇ (산업적 필요성)미세 공정에 의한 스케일링이 한계에 이르고 있으며 인공지능 학습을 위한 데이터의 양이 증가함에 따라 메모리-프로세서의 데이터 전송 성능향상 한계 직면. 차세대 소자 기반 고밀도 내장형 SCM 메모리를 이용한 SSD등의 스토리지/네트워크 가속기 시장이 증가 할 것으로 예상 - 미국의 경우 DSSoC(Domain-Specific on Chip)을 통해 RRAM 기반 저전력・고성능 3D SoC 시제작 및 EDA 개발에 각각 61M$, 3.1M$을 투자하는 등 메모리 중심의 컴퓨팅 기술 개발에 선제적 투자 중 - eMRAM 시장은 2024년까지 295%의 연평균성장률(CAGR)을 기록할 것으로 예상
4. 지원기간/예산/추진체계
ㅇ 기간 : 57개월 이내 (1차년도 : 9개월, 2차 ~ 5차년도 : 12개월) ㅇ 정부출연금 : ‘22년 5억원 이내(총 정부출연금 40억원 이내) ㅇ 주관기관 : 제한 없음 ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-3				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형		■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	차세대 이종 융합 메모리 브릿지 컨트롤러 기술 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 4단계 〜 [종료] 7단계)							8	5		4	2	3	1	4	0	9	0
1. 개념 및 산업동향
ㅇ 개념 : 하이브리드 SCM (Storage Class Memory)을 구성하고 기존의 DRAM과의 연결성을 고려한 이종 융합 메모리 클러스터를 구성할 수 있도록 하는 컴퓨팅 시스템용 브릿지 컨트롤러 기술 - 메모리 중심 컴퓨팅에서는 대용량의 메모리 풀이 존재하며 이를 서로 다른 프로세서들이 공유해서 사용하기 위해 네트워크 기술이 접목되는 구조이며, 이를 통해 비효율적인 메모리 접근 문제가 해결 가능함 - 차세대 메모리 기술로 대표되는 ReRAM, MRAM 등을 이용하여 하이브리드 SCM(Storage Class Memory)을 구성하고 기존의 DRAM과의 연결성을 고려한 이종 융합 메모리 클러스터를 구성하여 대용량 메모리 풀을 위한 브릿지 기술이 필요함 - 제품형태 : PIM 기반 SCM, D램, SCM 등 다양한 메모리를 프로세서와 데이터 전송이 가능하도록 하는 융합 메모리 브릿지 컨트롤러 IC - 기술형태 : PIM 및 상용 메모리 제어를 위한 시스템반도체 및 통합 플랫폼 ㅇ 산업동향 : 세계 데이터센터 시장은 2017년 약 1549억달러(한화 약 175조원) 정도의 규모였으나, 2022년에는 2519억달러(약 285조원)를 기록하며 연평균성장률 10.2%를 기록할 전망이며 인텔은 현재 SCM 메모리 중에 하나인 옵테인을 PC와 데이터센터, 두 가지 용도로 구분해 제품을 출시하고 있으며 이를 위한 브릿지 IC 상용화
2. 지원 범위
ㅇ 하이브리드 SCM (Storage Class Memory)을 구성하고 기존의 DRAM과의 연결성을 고려한 이종 융합 메모리 클러스터를 구성이 가능한 브릿지 컨트롤러 IP 개발 - 이종 메모리 간의 효율적인 데이터 전송을 위한 네트워크 스위치, 라우터, 제어기 및 인터커넥션 기술 연구 - 이종 메모리 간 데이터 전송 검증을 위한 Transaction-level 시뮬레이터 구현 - 효율적인 메모리 패브릭 네트워크 프로토콜 제안 및 하드웨어 구현 및 검증 ㅇ 융합 메모리 브릿지 컨트롤러 설계 - 융합 메모리 구조 설계 및 세부 구성요소 간 인터페이스 구조 설계 - 이종 융합 메모리 구조 설계 및, 차세대 비휘발성 메모리 특성 연구 - 융합 메모리 구조 설계 검증 환경 구축 및 성능 평가 ㅇ 융합 메모리 네트워크 기술 개발 - 이종 융합 메모리 네트워크 성능 검증을 위한 시뮬레이터 개발 - 메모리 패브릭 네트워크 구조 연구 및 하드웨어 프로토타입 설계 - 이종 융합 SCM 기술 개발 ㅇ 차세대 이종 융합 메모리 개발 환경 - 이종 융합 메모리용 통합 프로그래밍 모델 및 연산/메모리 명령어 설계 - 이종 융합 메모리용 컴파일러 및 바이너리 유틸리티 개발 - 이종 융합 메모리용 라이브러리 개발 ㅇ 테스트 응용 어플리케이션 개발 - 이종 메모리 브릿지 컨트롤러의 검증 및 성능 평가를 위한 테스트용 칩 개발 및 5종 이상의 응용 어플리케이션 개발
3. 지원 필요성
ㅇ (시장적 필요성) 인공지능 적용을 위해 인공지능 반도체 수요는 급증하여 ’18년 약 70억 달러에서 ’30년 약 1,179억달러로 연평균 26.5% 증가할 전망(Gartner 2020) - 시스템 반도체 시장에서 AI 반도체 비중은 ’20년 8.0% → ’30년 31.3%로 약 3.9배 - 특히, 에지(Edge) 디바이스인 소비자 디바이스(Personal Device)에 탑재되는 일체형(Integrated) 중심으로 인공지능 반도체 시장이 크게 활성화될 전망 * 소비자 디바이스 시장: ’18년 55.1억불 → ’30년 467.9억불(전체 시장 중 39.7%) ㅇ (기술적 필요성) 엣지향 인공지능 반도체는 복잡한 아키텍처 설계가 필요하며, 추론 효율과 정확도를 향상하기 위해 메모리 엑세스를 최소화하기 위해 신경망 구조 및 메모리 내 컴퓨팅 기술이 대안으로 제기 - 데이터의 물리적 이동을 줄이는 메모리 내 데이터 처리・저장하는 방식이 데이터 병목 현상을 해소하는 대안으로, PIM 기술의 가능성 제기 ㅇ (산업적 필요성) 세계 데이터센터 시장은 2017년 약 1549억달러(한화 약 175조원) 정도의 규모였으나, 2022년에는 2519억달러(약 285조원)를 기록하며 연평균성장률 10.2%를 기록할 전망이며 인텔은 현재 SCM 메모리 중에 하나인 옵테인을 PC와 데이터센터, 두 가지 용도로 구분해 제품을 출시하고 있으며 이를 위한 브릿지 IC 상용화 - 미국의 경우 DSSoC(Domain-Specific on Chip)을 통해 RRAM 기반 저전력・고성능 3D SoC 시제작 및 EDA 개발에 각각 61M$, 3.1M$을 투자하는 등 메모리 중심의 컴퓨팅 기술 개발에 선제적 투자 중
4. 지원기간/예산/추진체계
ㅇ 기간 : 45개월 이내 (1차년도 : 9개월, 2차 ~ 4차년도 : 12개월) ㅇ 정부출연금 : ‘22년 5억원 이내(총 정부출연금 25억원 이내) ㅇ 주관기관 : 제한 없음 ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-4				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	■ 원천기술 □ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형		■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	융합 메모리를 위한 고속 SCM 스토리지 연산 가속 SoC 기술 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 3단계 〜 [종료] 6단계)							8	5		4	2	3	1	4	0	9	0
1. 개념 및 산업동향
ㅇ 개념 : 프로세서－메모리 간 전송 속도 한계로 PIM 기술의 필요성이 증가하고 있어 메모리 기반 고성능 컴퓨팅을 위한 차세대 이종 융합 메모리와 연산 엔진 제어를 지원하는 하드웨어/소프트웨어 융합 메모리 솔루션 개발이 필요함 - 프로세서 코어의 집적도는 지속적으로 증가하고 있으나 DDR 메모리의 채널 및 PCIe의 레인의 증가는 그에 미치지 못하고 있으며, 코어 당 메모리와 IO의 대역폭은 지속적으로 감소하여, 프로세서와 메모리/IO간의 불균형이 지속적으로 심화되고 있음 - 인공지능, 엔터프라이즈 서버, 5G 등 대량의 데이터 처리가 필요한 환경에서는 프로세서 성능뿐 아니라 프로세서-메모리 또는 이종 메모리 간의 초고속 데이터 전송 능력이 핵심 요소 기술로 요구됨 - 제품형태 : SCM 메모리의 연산 기능을 제공하는 PCIe 인터페이스를 지원하는 SoC - 기술형태 : SCM 스포리지 및 상용 메모리의 프로세싱 기능과 통합 제어를 위한 시스템반도체 및 플랫폼 - 기술형태 : PIM 및 상용 메모리 제어를 위한 시스템반도체 및 통합 플랫폼 ㅇ 산업동향 : 세계 데이터센터 시장은 2017년 약 1,549억달러(한화 약 175조원) 정도의 규모였으나, 2022년에는 2,519억달러(약 285조원)를 기록하며 연평균성장률 10.2%를 기록할 전망이며, 이에 맞춰 대용량의 데이터를 처리하기 위해 4채널 이상의 2Gb/s/lane의 처리 속도와 64 Gb/s 대역폭 메모리 사용이 확대되고 있으며, Gen-Z, OpenCAPI, CCIX, CXL 등의 SCM 활용하는 프로토콜을 사용하고 있음
2. 지원 범위
ㅇ 융합 메모리 데이터 처리를 위한 SCM 지원 고속 연산 엔진 시스템 개발 - 명령어에 따른 재구성 가능한 연산기 인터페이스 기술 개발로 확장 가능한 고속 연산기 엔진 구조 설계 - 적층 메모리와 고속 연산 엔진 하드웨어 구현을 통하여 멀티-어레이 기반의 융합 메모리 고속 데이터 처리 엔진 시스템 개발 - 응용 어플리케이션과 연동 테스트를 통해 융합 메모리 데이터 처리 기능 및 성능 검증을 통한 엔진 시스템 최적화 ㅇ 초고속 데이터 IO 지원을 위한 직렬 데이터 전송 IP 개발 - 이종 메모리 간 대용량 저지연 데이터 전송을 지원하는 초고속 직렬통신 IP 설계 - PCI-Express (PCIe) 5.0 규격을 지원하는 초고속 데이터 전송 기술 개발 - 초고속 통신의 오류검출 및 정정을 지원하는 검출 기술 개발 - 전력 소모 및 발열을 줄이기 위한 DVFS 지원 기술 개발 ㅇ 고속 연산 엔진 시스템 및 데이터 전송 SoC 검증 플랫폼 개발 - HBM, HMC를 위한 ISA 개발 - PIM, 연산유닛, 뉴로모픽 프로세서를 위한 프로그래밍 모델 개발 - Stacked-DRAM PIM 기반 뉴로모픽 연산을 위한 시뮬레이터 환경 개발
3. 지원 필요성
ㅇ (시장적 필요성) 인공지능 적용을 위해 인공지능 반도체 수요는 급증하여 ’18년 약 70억 달러에서 ’30년 약 1,179억달러로 연평균 26.5% 증가할 전망(Gartner 2020) - 시스템 반도체 시장에서 AI 반도체 비중은 ’20년 8.0% → ’30년 31.3%로 약 3.9배 - 특히, 에지(Edge) 디바이스인 소비자 디바이스(Personal Device)에 탑재되는 일체형(Integrated) 중심으로 인공지능 반도체 시장이 크게 활성화될 전망 * 소비자 디바이스 시장: ’18년 55.1억불 → ’30년 467.9억불(전체 시장 중 39.7%) ㅇ (기술적 필요성) 엣지향 인공지능 반도체는 복잡한 아키텍처 설계가 필요하며, 추론 효율과 정확도를 향상하기 위해 메모리 엑세스를 최소화하기 위해 신경망 구조 및 메모리 내 컴퓨팅 기술이 대안으로 제기 - 데이터의 물리적 이동을 줄이는 메모리 내 데이터 처리・저장하는 방식이 데이터 병목 현상을 해소하는 대안으로, PIM 기술의 가능성 제기 ㅇ (산업적 필요성) 세계 데이터센터 시장은 2017년 약 1,549억달러(한화 약 175조원) 정도의 규모였으나, 2022년에는 2,519억달러(약 285조원)를 기록하며 연평균성장률 10.2%를 기록할 전망이며 삼성전자는 기존 컴퓨팅 시스템에 사용 가능한 HBM-PIM 기술을 개발 - 미국의 경우 DSSoC(Domain-Specific on Chip)을 통해 RRAM 기반 저전력・고성능 3D SoC 시제작 및 EDA 개발에 각각 61M$, 3.1M$을 투자하는 등 메모리 중심의 컴퓨팅 기술 개발에 선제적 투자 중
4. 지원기간/예산/추진체계
ㅇ 기간 : 69개월 이내 (1차년도 : 9개월, 2차 ~ 5차년도 : 12개월) ㅇ 정부출연금 : ‘22년 8억원 이내(총 정부출연금 51억원 이내) ㅇ 주관기관 : 제한 없음 ㅇ 기술료 징수여부 : 비징수 (영리기관의 경우 징수)

품목번호	2022-시스템반도체-PIM-일반-1-5				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 ■ 신산업창출형 □ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형	■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	SCM기반 PIM의 이종 시스템 융합 3D 적층형 인터페이스 기술 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 3단계 〜 [종료] 6단계)							8	5		4	2	3	1	3	0	0	0
1. 개념 및 산업동향
ㅇ (개념) Via-hole-less 인터커넥션을 활용한 수직 집적 3D 적층 기술 기반의 PIM 메모리 설계 기술 - SCM 기반 PIM의 3D 수직 집적 적층 기술을 이용한 이종 시스템 융합 인터페이스 설계 기술로 CMOS 공정 호환 가능한 Via-hole-less 방식의 이종 모듈(메모리, 로직 등)간 수직 집적 3D 적층 기술 - TSV, Wirebond 기반의 수직 적층 기술의 난이도 및 제조 단가 상승 극복이 가능한 차세대 인터페이스 기술 확보 - (제품 형태) SCM 메모리 셀의 제어, 스택 메모리에 연산 기능을 제공하는 로직 다이 - (기술 형태) 적층형 SCM-PIM 메모리의 프로세싱 기능을 위한 시스템 반도체 ㅇ 산업 동향 - 반도체 패키징 시장은 `25년 420억불 규모의 대폭 성장이 예상되며, 특히 3차원 적층/패키징의 경우 연평균 21%로 대폭 성장이 예상됨. - 삼성전자는 인터포저 기판을 이용한 X-큐브 기술 기반의 이종 집적화 기술을 개발 중이며 TSMC는 3D 패브릭, 칩-온-웨이퍼-온-서브스트레이트(CoWoS) 기술 기반의 메모리/로직 3D 패키징 기술을 개발 중
2. 지원 범위
ㅇ Via-hole-less 인터커넥션을 이용한 수직 집적 3D 적층 기술 개발 - 수직 Metal Routing용 저온 CVD 절연막 공정 기술(증착 온도 50 °C 이하) 개발 - 적층용 층간 절연막 공정을 위한 고속 CVD 증착 기술 개발 - 이종 Die(메모리/SoC)간 집적화 공정 및 저손실 인터커넥트 기술 개발 ㅇ 3D 적층형 인터커넥션용 Storage NVM 데이터 송수신 PHY 설계 기술 개발 - 다채널 고속(Gbps급@8채널) 동작을 위한 Transmitter 설계 기술 - 3D 인터커넥트를 위한 Skew에 둔감한 Receiver 설계 기술 - 다양한 3D Via-hole-less 채널 환경대응을 위한 학습형 채널손실 보상 기술 - 데이터 송수신 프로토콜 및 컨트롤러를 위한 인터페이스 설계 기술 ㅇ SCM 기반 PIM의 이종 시스템 융합 3D 집적화된 SoC 구현 - CMOS 회로와 호환 가능한 Via-hole-less 인터커넥션 구현 기술 - 이종 모듈(메모리, 센서 등)의 수직 집적 3D 적층 시작품 구현 및 동작 실증
3. 지원 필요성
ㅇ (시장적 필요성) 인공지능 적용을 위해 인공지능 반도체 수요는 급증하여 ’18년 약 70억 달러에서 ’30년 약 1,179억달러로 연평균 26.5% 증가할 전망(Gartner 2020) - 시스템 반도체 시장에서 AI 반도체 비중은 ’20년 8.0% → ’30년 31.3%로 약 3.9배 - 특히, 에지(Edge) 디바이스인 소비자 디바이스(Personal Device)에 탑재되는 일체형(Integrated) 중심으로 인공지능 반도체 시장이 크게 활성화될 전망 * 소비자 디바이스 시장: ’18년 55.1억불 → ’30년 467.9억불(전체 시장 중 39.7%) ㅇ (기술적 필요성) 엣지향 인공지능 반도체는, 추론 효율과 정확도를 향상하기 위해 메모리 엑세스를 최소화하기 위한 PIM 기술과 메모리와 병목을 최소화하기 위한 3D 패키징 기술 개발을 요구되고 있음 - 인공지능 시대 진입으로 폭증하는 데이터를 소화할 수 있는 반도체 성능이 요구되면서 반도체 업체들은 '3D 적층기술', '이종 집적화 기술' 등 패키징 기술 개발에 연구개발을 집중하고 있음 ㅇ (산업적 필요성) 반도체 미세화 공정이 수년 내 물리적 한계에 도달할 것으로 예상됨에 따라 TSMC, 삼성전자 등 주요 반도체 업체들은 3D 적층(패키징) 관련 신기술 개발에 집중하고 있음, 성공적으로 개발될 경우, 반도체 산업 전반에 미치는 영향이 막대할 것으로 예상됨 - 3D 패키징은 첨단 패키징 기술 중에서 수요가 가장 높으며 모바일, 5G, 고성능컴퓨팅(HPC), 인공지능(AI) 시장이 폭발적으로 성장하고 있으며 ‘20년 모바일, 엣지 부분은 전체 첨단 패키징 매출에서 85%를 차지하며 성장 중
4. 지원기간/예산/추진체계
ㅇ 기간 : 45개월 이내 (1차년도 : 9개월, 2차 ~ 4차년도 : 12개월) ㅇ 정부출연금 : ‘22년 8억원 이내(총 정부출연금 40억원 이내) ㅇ 주관기관 : 제한 없음 ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-6				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형		■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	고속 SCM 메모리용 모듈 인터페이스를 위한 저잡음 회로 기술 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 4단계 〜 [종료] 7단계)							8	5		4	2	3	1	4	0	9	0
1. 개념 및 산업동향
ㅇ 개념 : SCM 기반 PIM 구조에 적합한 고대역폭/저전력 인터페이스의 저잡음 회로 기술로 on-chip 채널과 on-chip signaling을 위한 저잡음, 신호 간섭 회피가 가능한 저전력 및 고대역폭 인터페이스의 핵심 IP 기술 - SCM 기반 PIM의 구현을 위한 메모리 셀의 제어 및 외부 모듈·시스템 연동을 위한 인터페이스 회로 기술 - 제한된 메모리 셀 영역 또는 적층형 메모리 셀 제어 및 연산기능을 제공하기 위한 IP 설계 기술 - 제품형태 : SCM 메모리 셀의 제어, 스택간 송수신 및 연산 기능을 제공하는 회로 IP - 기술형태 : SCM-PIM 메모리 셀 제어 및 프로세싱 기능과 통합 제어를 위한 집적회로 ㅇ 산업동향 : DDR5는 5,200MHz라는 높은 클록에서 시작되며, 2022년에는 6,400MHz 수준까지도 제공 가능할 것으로 예측되고 있어 2022년 메모리 시장에서 DDR5가 44%를 차지하게 될 정도로 높은 점유율을 가져갈 것이라고 예상 - AI 반도체의 글로벌 시장 규모는 작년 184억 달러(한화 약 21조원)에서 약 10년 뒤 2030년이 되면 무려 6배 성장해 총 1179억 달러(한화 약 137조원)에 이를 것으로 전망되며 PIM 또는 AIM 시장도 지속 전망 예상(정보통신정책연구원(KISDI))
2. 지원 범위
ㅇ SCM 기반 PIM의 프로세서-메모리 구조 및 인터페이스 모델링 기술 - SCM기반 PIM 환경 모사 가능 상위 수준 모델링 기술 개발 - SCM기반 PIM의 고속 인터페이스 모델링 기술 개발 - SCM기반 PIM의 잡음, 신호간섭 등 노이즈 모델링 기술 개발 ㅇ On-Chip Signaling을 위한 고속 저잡음 회로 기술 - 고속 인터페이스의 신호 전송을 위한 저잡음 변복조 IP 기술 개발 - 고속 인터페이스의 저잡은 신호 송수신 구동 회로 IP 기술 개발 - 고속 인터페이스의 신호 전송을 위한 저잡음 clock 생성 기술 개발 - PIM 환경 모델링과 저잡음 회로 IP 연동 및 IP 검증 기술 개발 ㅇ SCM 기반 PIM의 인터페이스 채널간 신호 간섭 회피 기술 - PIM 내부 신호간 Crosstalk 저감 기술 개발 - PIM 내부 신호간 Signal Integrity 저하 보상 기술 개발
3. 지원 필요성
ㅇ (시장적 필요성) 인공지능 적용을 위해 인공지능 반도체 수요는 급증하여 ’18년 약 70억 달러에서 ’30년 약 1,179억달러로 연평균 26.5% 증가할 전망(Gartner 2020) - 시스템 반도체 시장에서 AI 반도체 비중은 ’20년 8.0% → ’30년 31.3%로 약 3.9배 - 특히, 에지(Edge) 디바이스인 소비자 디바이스(Personal Device)에 탑재되는 일체형(Integrated) 중심으로 인공지능 반도체 시장이 크게 활성화될 전망 * 소비자 디바이스 시장: ’18년 55.1억불 → ’30년 467.9억불(전체 시장 중 39.7%) ㅇ (기술적 필요성) PIM-AI 반도체는 글로벌 시스템 반도체 강자들에게 새롭게 도전할 수 있는 기회를 제공하고 있으며, 체계적이고 전략적인 산업육성을 통해 우리나라의 미래 핵심 성장 동력이 될 것으로 기대 - 데이터의 물리적 이동을 줄이는 메모리 내 데이터 처리・저장하는 방식이 데이터 병목 현상을 해소하는 대안으로, PIM 기술의 가능성 제기 ㅇ (산업적 필요성) 세계 데이터센터 시장은 2017년 약 1,549억달러(한화 약 175조원) 정도의 규모였으나, 2022년에는 2,519억달러(약 285조원)를 기록하며 연평균성장률 10.2%를 기록할 전망이며 삼성전자는 기존 컴퓨팅 시스템에 사용 가능한 HBM-PIM 기술을 개발 - 미국의 경우 DSSoC(Domain-Specific on Chip)을 통해 RRAM 기반 저전력・고성능 3D SoC 시제작 및 EDA 개발에 각각 61M$, 3.1M$을 투자하는 등 메모리 중심의 컴퓨팅 기술 개발에 선제적 투자 중
4. 지원기간/예산/추진체계
ㅇ 기간 : 45개월 이내 (1차년도 : 9개월, 2차 ~ 4차년도 : 12개월) ㅇ 정부출연금 : ‘22년 5억원 이내(총 정부출연금 25억원 이내) ㅇ 주관기관 : 제한 없음 ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-7				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형	■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	Near-DRAM 딥러닝 가속기 통합 DRAM 인터페이스 반도체 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 4단계 〜 [종료] 7단계)							8	5		4	2	3	1	3	0	0	0
1. 개념 및 산업동향
ㅇ (개념) 고성능 컴퓨팅 시스템(워크스테이션/서버)에서 처리 속도 향상 및 소모 에너지 감소를 위해 ‘DRAM(DDR4/5) 인터페이스 반도체* 내에 딥러닝 가속기를 통합 구현’함으로 NDP(Near Data Processing) 기능 제공 * Data Buffer(DB) 또는 Registering Clock Driver(RCD) ㅇ 산업 동향 - 국내 DRAM 기업의 기술력·시장점유율은 세계 최고 수준인 반면, 고성능 컴퓨팅용 DRAM(DDR4/5) 인터페이스 반도체(DB, RCD)는 전량 해외(IDT社, Rambus社, 등)에서 수입하고 있음 - 국내는 스타트업 주도로 DDR4/5 메모리 인터페이스용 DB/RCD 반도체의 자체 개발 및 국산화를 추진 중 - DRAM 인터페이스 반도체에 연산 가속기를 설계·통합하여 NDP PIM을 구현하는 원천 연구가 해외(미국/중국) 대학·연구소 중심으로 진행 중
2. 지원 범위
ㅇ DRAM 인터페이스 로직(DB 또는 RCD) 및 딥러닝 연산 가속기 통합 IP 개발 - 딥러닝 연산 가속기 및 DRAM 인터페이스 로직 통합 설계/구현 - JEDEC 표준 및 데이터 일관성(Coherency)을 보장하기 위한 기술 및 통합 IP 개발 - 딥러닝 연산 가속기 구동을 위한 명령어(Instruction)셋 개발 및 DRAM 제어 신호와의 연동 기술/로직 개발 - 통합에 의한 메모리 Read/Write 성능 열화를 최소화하기 위한 IP 최적 구조 개발 및 구현 ㅇ 고속 병렬 데이터 전송 기술 및 로직 개발 - 6.4 Gbps(x8) 이상의 고속/병렬 데이터 전송 기술/로직 및 IP 통합 개발 - 온칩 Variation에 능동적 대응을 위한 Self-Calibration 기술/로직 및 IP 통합 개발 ㅇ 통합 IP 검증용 FPGA 보드 및 S/W 개발 ㅇ 반도체 시제품 및 S/W 개발 환경 개발 ㅇ 반도체 시제품 통합 메모리 모듈(DIMM) 개발 및 시스템 통합 성능 검증
3. 지원 필요성
ㅇ 전량 수입에 의존하고 있는 DDR4/5 인터페이스 반도체의 국산화 및 AI 컴퓨팅 내재화를 통한 경쟁력 제고를 위해 정부 지원 시급\ ㅇ PIM 인공지능반도체의 세부 제품군의 하나로서 전문기업 집중육성 및 핵심요소기술의 확보가 시급
4. 지원기간/예산/추진체계
ㅇ 기간 : 57개월 이내 (1차년도: 9개월, 2차 ~ 5차년도: 12개월) ㅇ 정부출연금 : ‘22년 8억원 이내(총 정부출연금 50억원 이내) ㅇ 주관기관 : 중소·중견 기업 ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-8				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형		■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	엣지 (Edge) Device향 차세대 SRAM/ReRAM-Based PIM 집적회로 기술 개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 4단계 〜 [종료] 7단계)							8	5		4	2	3	1	3	0	0	0
1. 개념 및 산업동향
ㅇ 개념 : 기본적으로 사용/제공되는 SRAM과 차세대 메모리 기술인 ReRAM을 함께 활용함으로써 연산효율성 확보와 동시에 전력 효율을 확보할 수 있는 기술을 확보 ㅇ 2021년 ISSCC, HotChips에서 삼성전자가 HBM에 PIM 기능을 내장한 제품의 연구개발 결과를 발표 ㅇ SRAM 기반 고속 PIM은 학계에서 꾸준히 연구된 주제이며, ReRAM 기반 PIM 구조는 weight value의 비휘발성 저장과 연산이 동시에 이루어질 수 있는 구조로 주목받고 있음 ㅇ KAIST 등에서 관련 기술의 연구가 활발히 이루어지고 있으며 그 외 대학 및 연구기관에서 소규모로 관련 기술의 연구 또한 이어지고 있음
2. 지원 범위
ㅇ 엣지 디바이스 적용을 위한 SRAM/ReRAM 메모리 설계기술 - Leading-edge 공정에 대한 SRAM/ReRAM 셀 모듈 개발 - 신공정 기반 Embedded ReRAM 셀 라이브러리/어레이 개발 - Embedded ReRAM 라이브러리 모델링/시뮬레이션 모델 개발 ㅇ SRAM/ReRAM 성능향상 지능화 기술 개발 - Embedded ReRAM 인터페이스 IP 설계 - Embedded SRAM Hit-rate 성능향상 지능화구조 개발 - SRAM/ReRAM PIM을 위한 HW-SW co-design automation toolchain ㅇ SRAM/ReRAM 기반 PIM 반도체 구현 및 검증 - PIM 지원 Embedded SRAM/ReRAM 모델링을 활용한 HW/SW Co-Verification - Chip/시스템 구현 및 성능 검증
3. 지원 필요성
ㅇ (시장적 필요성) 인공지능 반도체 수요는 ’18년 약 70억 달러에서 ’30년 약 1,179억달러로 연평균 26.5% 증가할 전망(Gartner 2020)으로, 시스템 반도체 시장에서 AI 반도체 비중은 ’20년 8.0% → ’30년 31.3%로 약 3.9배 ㅇ 엣지 디바이스용 인공지능 반도체는 다양성을 중심으로 기술적 적용이 확대될 것으로 예상되며, 이에 따라 현재 제공되고 있는 Embedded MRAM을 넘어, 다양한 반도체 제조공정에서 Embedded PRAM/Embedded ReRAM 등의 신메모리를 중심으로 전력소비와 연산 효율성을 확보하기 위한 로직공정 중심의 Embedded 메모리 기술의 확보가 필요할 것으로 전망됨 ㅇ eMRAM을 포함하여 eReRAM/ePRAM 등의 차세대 Enbedded 메모리 시장은 200%의 연평균성장률(CAGR)을 기록할 것으로 예상됨에 따라, 다양한 내장 메모리 용량을 활용하는 다양성을 Leading-edge 공정에서 조기에 확보하는 것이 매우 중요하며, 이를 통한 시장경쟁력이 매우 중요함
4. 지원기간/예산/추진체계
ㅇ 기간 : 57개월 이내 (1차년도 : 9개월, 2차 ~ 5차년도 : 12개월) ㅇ 정부출연금 : ‘22년 7억원 이내(총 정부출연금 19억원 이내) ㅇ 주관기관 : 제한없음 ㅇ 기술료 징수여부 : 징수

품목번호	2022-시스템반도체-PIM-일반-1-9				산업 기술 분류	중분류Ⅰ				중분류Ⅱ
품목유형	□ 원천기술 ■ 혁신제품					반도체소자및시스템				전기전자부품
융합유형	□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음
해당여부	□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형 R&D □ 국제공동 □ 안전과제 □ 챌린지 트랙 □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립
R&D 샌드박스 유형		■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)
품목명	차세대메모리 기반 안정적 PIM 동작 시스템 기술개발						품목코드 (HSK10)	류			호		소호		통계부호
	(TRL : [시작] 4단계 〜 [종료] 7단계)							8	5		4	2	3	1	3	0	0	0
1. 개념 및 산업동향
ㅇ 개념 : 차세대 메모리 기반 PIM의 연산 정확도 및 신뢰성 향상 기술 개발 - 제품형태 : Deep Learning 연산 결과의 정확도를 기존 폰 노이만 아키텍처 시스템(CPU, GPU)과 동일한 수준으로 확보 가능한 차세대 메모리 기반 PIM 시스템 - 기술형태 : PIM 연산 정확도 및 신뢰성 향상을 위해 하드웨어 기반 오류 정정 기술 및 소프트웨어 기반 신뢰성 향상 기술, 데이터 보호 기술이 적용된 PIM 시스템 ㅇ 산업동향 : 메모리의 신뢰성을 보장해주기 위해 ECC, VnR (Verify and Restore) 기술과 같은 다양한 방법들이 이용되고 있으며, 연산기의 동작 정확성을 보장하기 위해 연산기를 중복 배치하거나, 연산 결과를 Signature를 통해 검증하는 기술, 온도에 따라 연산기 동작 속도를 제한하는 Throttling 기술 등 다양한 방법이 활용되고 있음.
2. 지원 범위
ㅇ 시스템 수준에서 차세대 메모리 기반 PIM의 신뢰성 향상 기술개발 - 차세대 메모리 기반의 PIM의 구조적인 특성을 고려한 오류 정정 기술개발 * Memory Access 및 연산기 동작으로 인한 발열 및 다양한 원인에 의한 소자 오동작 등 PIM 시스템에서 발생할 수 있는 오류를 시스템 레벨에서 정정하여 PIM 연산의 정확성 및 신뢰성을 향상시킬 수 있는 기술 ㅇ 데이터 중요도를 고려한 데이터 보호 기술 개발 - 저전력 기반의 간소화, 압축된 Deep Learning에서 정확한 연산 결과를 위한 데이터중요도 구분 및 차별화된 오류 정정 기술 적용 기술 개발 ㅇ 연속적/반복적 PIM 연산으로 인한 연산 신뢰성 약화 극복 기술개발 - 연속적인 연산과정으로 인한 메모리 소자의 과부화로 인해 발생하는 오류를 완화시킬 수 있는 기술 개발 - 반복적인 PIM 연산으로 인한 소자의 열화현상에 따른 오류 발생률을 완화시킬 수 있는 기술 개발
3. 지원 필요성
ㅇ 현재 우리나라의 반도체 산업은 메모리 시장의 주도권을 두고 미국과 치열한 경쟁을 벌이고 있으며 중국 역시 정부차원에서 차세대 메모리에 대한 많은 투자가 진행되고 있어 디지털ㆍ그린 뉴딜 관련성 측면에서 메모리 기술 개발에 대한 정부의 지원이 필요함
4. 지원기간/예산/추진체계
ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차 ~ 5차년도 : 12개월) ㅇ 정부출연금 : ‘22년 5억원 이내(총 정부출연금 31억원 이내) ㅇ 주관기관 : 제한없음 ㅇ 기술료 징수여부 : 징수

[첨부2] 2022년도 차세대지능형반도체기술개발(설계,제조) 기획과제 목록 (총 4개)

기술분야	번호	과제명
차세대지능형반도체기술개발(설계,제조)	1	차세대 반도체 적용을 위한 Si, SiGe 단일 및 적층 에피택시 박막 성장용 공정 장비 개발
	2	고밀도 플라즈마 소스를 이용한 고생산성 Hard Mask PR Strip 장비
	3	식각 공정용 초저온 웨이퍼 서셉터 시스템 개발
	4	반도체 식각공정장비용 주물형 정밀제작 비정질 세라믹 Focus ring 양산 개발

품목번호

2022-반도체공정장비-NIS-일반-01

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

증착장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

차세대 반도체 적용을 위한 Si, SiGe 단일 및 적층 에피택시 박막 성장용 공정 장비 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 8단계)

8

4

8

6

2

0

4

0

0

0

1. 개념 및 산업동향

ㅇ 적용 공정 범위

- (채널용 SiGe 에피택셜 성장) DRAM D1b(14nm)이하 공정에서 소자의 미세화에 따른 core, peri 영역 PMOS 트랜지스터의 동작 속도 증가 및 동작 전류 감소를 극복하기 위해 채널 층에 SiGe 에피층을 형성하는 공정 기술을 채택, 또한, LOGIC FINFET 공정에도 7nm 공정 이하에서 mobility를 개선하기 위해 FIN을 SiGe로 물질 변경하여 적용하고 있음

- (Logic FinFET 구조의 소스, 드레인 SiGe 에피택셜 성장) 소자 크기가 미세화에 따른 동작 전류 감소를 위해 소스, 드레인 영역에 Si 혹은 SiGe를 선택적 에피 공정을 통해 형성하는 기술이 3D logic device인 FINFET에 적용되고 있으며 에피 공정 시 B, P와 같은 도펀트들을 in-situ 도핑하는 기술이 해당 기술에 있어 난이도가 높음

- (Gate –All-Around용 적층 에피 성장 기술) 기존 3D 시스템반도체 소자인 FinFET의 경우 4nm 공정 이후 동작 전압을 줄일 수 없는 한계에 봉착하여 GAA 구조를 적용하여 채널 4면을 게이트가 둘러싸 전류의 흐름을 세밀 제어하여 전력 효율을 높이는 방식을 채택, GAA 구조는 최초 나노와이어 형태의 채널을 적용하였으나 충분한 전류를 얻기 힘들어 Si와 SiGe 에피 박막을 나노시트 형태로 적층하는 MBCFET(Multi-Bridge-Channel FET)를 적용하여 성능과 전력 효율을 높임

ㅇ 산업동향

- 국내 반도체 메이커들은 DRAM D1b(14nm)이하 공정에서 소자의 미세화에 따른 core, peri 영역 PMOS 트랜지스터의 동작 속도 증가 및 동작 전류 감소를 극복하기 위해 채널 층에 SiGe 에피층을 형성하는 공정 기술을 채택 예정이며 ASM社 에피 장비를 사용하여 평가를 진행중임

- TSMC는 7nm 공정부터 삼성전자 대비 공정 우위 점유. 삼성전자는 3nm 공정부터 GAA FET를 적용. FinFET 대비 게이트와 채널간 접점을 늘려 누설 전류 문제와 전력 효율 문제를 해결. 이후 TSMC는 2nm 공정부터 GAA FET로 전환하여 2023~2024년 양산을 시작할 것으로 전망

- GAA FET공정에는 Si과 SiGe를 다층으로 적층하는 EPI. 공정이 적용되어 있고 AMAT社의 Thermal CVD 공정 장비가 양산화 되어 있음. 그 외 ASM, Lam research. 및 TEL이 장비 개발에 박차를 가하고 있음

- AMAT社의 Thermal CVD 는 공정온도가 400~1000℃인 고온 공정과 350~730℃인 저온공정으로 구분. 공정 가스는 H2, N2, SiH4, GeH4, SiCH6등의 가스가 사용되고 Dopant 로는 N type 은 PH3, P-type 은 B2H6를 사용하며 내부 클리닝을 위한 Etchant 로는 HCl 이 사용됨. 공정압력은 10~600 Torr 임

2. 지원 범위

ㅇ (장비 형태) 저 진공 환경에서 저온~고온 대역 RT-CVD (Rapid Thermal CVD) 설비 형태이며 다양한 가스를 사용하여 초박막 공정을 진행하는 만큼 가스 공급 장치의 안정성 및 열 공정 온도 정확도 및 균일도가 중요함

- 저 진공 환경에서 저온~고온 대역 RT-CVD 설비

- 성막의 우수한 두께 균일도와 고생산성의 in-situ Si/SiGe 적층 에피택시 성장이 가능한 reactor 설계 및 장비개발

- 에피층 균일도 향상을 위한 Gas Distribution Injector 및 콘트롤 기술개발

- Remote plasma 활용 저온 표면 산화막 제거 preclean 모듈

- 저압 매엽식 RT-CVD 에피 공정 모듈

- GAs Box의 Toxic Gas 감지 모듈

ㅇ 기술 형태

- 에피성장 기술: 다양한 가스형태 물질을 열분해를 통해 웨이퍼 표면에 반응시켜 박막을 성장하는 기술(SiH4, GeH4, PH3, B2H6)

- 저진공 환경 하 저온~고온 온도 제어 기술 : 초정밀 온도 균일도 확보를 위한 광원 제작 및 제어기술, 온도 제어 pyrometer 제작 기술

- 오염 및 파티클 없는 웨이퍼 회전 모듈 기술

- In-situ preclean 기술: 웨이퍼 표면의 오염물 및 자연 산화막 제거

- In-situ 캐리어 도핑 기술: 에피 박막 내 도펀트를 도핑하는 기술

- In-situ cleaning 기술: 가스 반응을 이용하여 오염된 챔버를 세정하는 기술

- 챔버 오염 방지 기술: 오염 방지 공정 kits 설계 및 제작 기술

- 광학계 활용한 실시간 감지농도 20ppm 이하 Toxic Gas 감지 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	증착온도 균일도	%	≤ 0.2 (@500-900oC)
2	WAFER 간 온도균일도	oC/1kwfs	≤ 2
3	두께 균일도	%	≤ 2
4	온도 가변(승온/냉각) 시간 *안정화시간 포함	sec	≤ 2

3. 지원 필요성

ㅇ 3D DRAM 구현을 위해 초고단 Si/SiGe 박막을 증착할 수 있는 장비 필요

- 성능 DRAM 제조에 필수적으로 필요한 기술로 전세계반도체 소자 업체에서 경쟁적으로 기술을 확보하려고 연구 중에 있음. 개발 초기 단계로 시장 규모가 확대될 것으로 보이며 국내 개발사도 초기 진입하여 시장 선점이 매우 중요한 시점임.

ㅇ 기술적 필요성

- (글로벌 시스템 반도체 기술 대비 국내 기술 격차 심화) 반도체 소자의 미세화에 따라 저전력 소자 제작 기술의 필요성이 대두 : 메모리 반도체의 경우 소자 미세화에 한계로 인해 3D 구조를 채택할 것으로 예상되며 소자 속도를 위해 core, peri 영역의 트래지스터 채널에 에피 공정을 적용할 것으로 예상됨 또한, 비메모리 반도체의 경우 7nm 공정부터 해외 파운드리 업체가 국내 업체 대비 공정 우위를 점유하기 시작했으며 7nm급 소자에서 고클럭 구간에서 10~20% 전력 효율 차이를 보이기 시작함. 이러한 기술적 격차가 점점 가중되어 5nm급 소자에서는 소자 제작 면적과 밀도 측면에서 30% 차이가 발생됨.

- (글로벌 시스템 반도체 기술 우위 확보) 5nm 반도체 공정을 넘어 3nm 공정 이후에는 Fin-FET 기술의 한계로 인해 GAA(Gate All Around)로의 차세대 3D 구조 소자도입이 본격화 될 전망임, 3nm 이하 공정에서 해외 업체를 추월하기 위해 국내 파운드리 업체는 나노시트 적층 기술을 통한 MBCFET 차세대 반도체 소자 구조를 적용 평가 중에 있으며 Si와 SiGe를 순차적으로 에피택시 성장하는 기술이 핵심 기술임

- (에피 성장 장비 국산화 필요) 해외 글로벌 장비 기업 AMAT社 및 ASM社는 관련 기술을 개발 완료하여 글로벌 주요 파운드리 업체에 장비 및 공정 기술을 제공하고 있음. 파운드리 업체가 비메모리 부문에서서 해외 업체의 기술을 추월하기 위해서는 독보적인 MBCFET 공정 기술 확보가 필요하며 이를 위해서는 해외 기술에 의지하지 않은 국내 에피 성장 장비 및 관련 공정기술이 반드시 필요함

ㅇ 시장적 필요성

- 글로벌 파운드리 업체들은 2022년부터 GAA FET 양산이 시작될 전망이기 때문에 신속한 Si/SiGe 적층 에피성장 장비 개발이 필요

- (글로벌 에피택시 증착 시장 성장 전망) 세계의 에피택시 증착 시장 규모는 2019년에 8억 4576만 8000달러를 기록하였으며 예측 기간 중 9.43%의 CAGR로 성장하며, 2026년에는 15억 8930만 1000달러에 달할 것으로 예측됨

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 :‘21년 11억원 이내(총 정부출연금 33억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-NIS-일반-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

에칭장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

고밀도 플라즈마 소스를 이용한 고생산성 Hard Mask PR Strip 장비

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 7단계)

8

4

8

6

2

0

4

0

0

0

1. 개념 및 산업동향

ㅇ 개념

- Hard Mask는 반도체 생산 공정시 회로 패턴 붕괴를 막기위해 사용되며, 과거 패턴 간경이 넓었을때는 Hard Mask가 필요하지 않았으나, 반도체 회로 선폭이 보다 미세회되면서 PR아래로 추가된 것이 Hard Mask 박막이며 보다 미세한 회로 패턴을   새겨 넣으려면 노광 장비 빛 파장이 짧아져야함

- 파장이 짧은 노광장비를 사용시 낮아진 초점심도(Depth of focus)를 보상하기 위해 공정시 PR 박막 두께는 더 얇아져야만 하며 PR박막 두께가 얇아지면서 생긴 문제는 식각 공정시 PR이 남지 않음

- PR는 공정 과정에서 아래 Silicone층을 보호하는 마스크 역할도 하며 식각 공정시 이재료가 다 사라지면 실리콘 층에 불량이 생길수 있기 때문에 도입된 것이 Hard Mask 공정임. 특히 VNAND 공정처럼 초고단층을 식각하기 위해서는 기존 Hard Mask가 아닌 New Hard Mask를 Strip 가능한 고생산성 Hard Mask PR Strip 장비가 필요함

- 반도체 Device가 집적고도화로 High Aspect Ratio 구조의 고선택비 Hard mask의 film이 필요하여 Boron doped silicon이 도입되어 이에 Strip 장비도 고도화된 기술이 요구됨

ㅇ 산업동향

- 일본 H사 Etch 장비 BDSi Strip rate은 ~3000A/min이고 HARC 구조에서 고선택비로 다른 주요 film을 보호하며 잔류막 검출이 되지 않는 조건의  Throughput은 4 chamber 기준16 wfs/hr 수준이 현재는 best이고 유일함

2. 지원 범위

ㅇ 제품형태:

- 고밀도 플라즈마 소스 개발 / 공정 개발

․ Strip후 잔류 Boron Dopen Silicon(BDSi) film 제거를 위한 고에너지/밀도(1011~1012)/균일 플라즈마와 Turbo Pumping 초진공(1~10mT) 필요

․ BDSi Hard Mask film Strip 공정개발, HBr/Cl2/O2 Chemistry(Fluorine/O2/H2/H2O는 BDSi Ashing 불가)

․ 반응 촉진을 위한 300‘C 이상 균일한 고온 공정 가능한 Electro Static Chuck

- (고생산성 장비개발) 고출력 high performance를 기반으로 High Coupling Plasma source와 고온 ESC를 탑재한 Halogen Chemistry를 사용하는 Etcher에 준하는 특수 Strip 장비

ㅇ 기술형태 및 장비 구성

- High Ashing Rate을 위한 고밀도/균일 Coupling Plasma Source Module

․ 잔류 BDSi film 제거를 위한 Plasma Density(최소 1011~1012)

․ HBr/Cl2/O2 플라즈마 반응 촉진을 위한 300‘C 이상 균일/고온 공정

- Halogen Gas Safety/Particle 경험 반영된 설계의 Gas 분배기 Module

- 300도이상 Process를 위한 Chamber 설계 및 고온 정전 Chuck Module

- 공정 성능 및 Particle/Defect제어를 위한 Process Kit Module 구성

- System Operation을 위한 최신 Software와 AI 가능한 APC 구성

- Maximum/Stable Wafer 이송을 위한 최적화 Robot 설계 및 Sequence 구성

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	50% BDSi Strip Rate	Å/min	≥5,000
2	Selectivity	-	TEOS Oxide ≥1:150 HT Nitride >1:200
3	Residue Defect	ea/wafer	0/wafer
4	Throughput (4 chamber기준)	WPH	>25

3. 지원 필요성

ㅇ (정책적 필요성) 국내 반도체 공정장비는 지속적으로 국산화 노력을 하고 있으나, 고직접화, 고난이도의 DRAM,NAND의 적층 개선 구조 및 패턴이 전환되면서 발생되는 증착 및 식각 난이도 기술이 급격이 높아지고 있어서 해외 우수 기업들의 대규모 투자에 따른 선도하는 앞선 기술들을 선점하기 위해서는 지속적인 정책 투자 지원하에 가능할것으로 보이며, 10nm급 이하 및 128단 이상의 Pattern에 대한 식각기술을 대응하기 위한 고생산성 Hard Mask PR Strip 형태가 필요함

ㅇ (기술적 필요성) New Hard Mask Layer 중 Metal계열인 W(tungsten), Boron Doped Mask Layer가 있으나, 특히 Boron Doped 물질이 타 금속대비 경도, 강도가 높은 비율에 속하여 Hard Mask 재질로써는 우수하나, PR Strip측면에서는 상당히 난이도가 높은 수준

ㅇ (시장적 필요성) New Hardmask 도입전 시장 규모는 3,000억원이나 도입후 예상규모는 4,500억원 예상됨

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 :‘22년 11억원 이내(총 정부출연금 33억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-NIS-일반-03

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체 장비

반도체장비용 핵심부품 및 제조장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

식각 공정용 초저온 웨이퍼 서셉터 시스템 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 7단계)

8

4

8

6

9

0

2

0

1

0

1. 개념 및 산업동향

ㅇ 개념

- 반도체 식각공정 분야에서 점차 소자의 초미세패턴에 따른 식각종횡비 구현의 난이도가 높아짐에 따라 극복하기 위한 대안으로 초저온 식각공정기술이 필요성이 대두되고 있음. 또한 초저온 구현을 위한 냉매 재료 또는 초저온냉각장치를 활용한 공정개발을 검토 진행중에 있음.

- 기존의 서셉터 냉각장치에서 사용되는 냉매의 한계와 초저온을 견디는 서셉터 부품들의 개발은 아직까지 초기단계이며, 상온에서부터 영하 최대 150도를 구현할 수 있는 초저온 냉각장치를 포함한 냉각시스템이 부착된 초저온 웨이퍼 서셉터는 초미세패턴 식각공정을 해결하는 난이도 높은 기술로 연구되고 있음

- 영하 최대 150도를 구현할 수 있는 냉각시스템을 포함한 초저온 식각 공정용 웨이퍼 서셉터 제조 기술로 초저온을 구현하는 기술과 기존 서셉터의 초저온 구현으로 초저온 식각공정기술 구현에 목적이 있음

ㅇ 산업동향

- (국내) 10nm 이하 초미세 반도체 소자 제조공정에서 식각종횡비 100 이상 필요 현 기술로는 etch stop, bowing 등의 이슈로 hole 안의 부산물인 polymer 등이 배출되지 못하는 물리적 한계에 의해 어려움이 있음. 영하 100도 이하의 환경에서 한계를 극복할 수 있는 연구결과는 있으나, 초저온용 웨이퍼 서셉터나 이를 구현할 수 있는 초저온 시스템의 개발은 전무한 상태임

- (국외) 미국, 일본, 유럽 등 해외기업들은 지속적인 반도체 장비시장 지배력 강화를 위해 꾸준한 선행개발 및 투자 진행. 해외 선진사인 Oxford Instruments Plasma Technology 사는 초저온 식각을 위한 실험 장비로 액체질소를 직접 사용하는 설비를 개발 중임

- 해외선진사 중 Lam Research(미), Tokyo Electron limited (일), Applied Materials (미) 등이 전공정 고성능 설비 시장을 점유, 고출력 및 고정밀을 요구하는 미세 선폭 (12nm급) 및 고 종횡비 (Aspect ratio 40 이상)용 식각 설치를 개발하고 있으며 초저온 식각용 설비는 현재 준비 중

2. 지원 범위

ㅇ 진공상태에서의 영하 최대 150도 환경에서 식각공정이 이루어질 수 있는 초저온 환경을 견딜 수 있는 웨이퍼 서셉터 개발

- 초저온용 유전체 및 열전도율을 고려한 냉각체 소재로 이루어진 정전척

- 영하 –150도 구현시 서셉터내 지지체의 구조 안전성 고려한 정전척

- 기판 표면이 상온부터 영하 최대 150도까지 구현가능한 제어 시스템 모듈

- 온도 균일도를 고려한 서셉터 온도콘트롤 기술

- 초저온에서 고전압인가용 전극 형성기술

- 서셉터내 초저온을 견디는 소재별 이종접합기술

ㅇ -150도를 구현할 수 있는 정전척용 냉각시스템 개발

- 기판 표면에서 영하 최대 150도, COP 0.1 이상의 냉각시스템

- 정전척내 냉각시스템과의 연결모듈기술

- 초저온 냉각을 위한 친환경 냉매기술 또는 다른 방식의 초저온냉각기술

- 초저온 냉각온도를 콘트롤 하기 위한 제어모듈

ㅇ 챔버내 공정상 발생하는 오염 및 PM시 시간단축의 극복요소기술

- 저온식각시 식각속도증가 및 선택비 개선효과가 기대되며, 동시에 챔버내 식각반응물의 오염도 증가에 따른 극복기술 필요

- PM시 대기노출로 발생하는 챔버내 수분흡착으로 PM시간증가의 극복기술 필요

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	기판표면온도	℃	-150
2	COP	-	≥ 0.1
3	온도제어범위	℃	RT ∼ -150
4	He leak	sccm	<3

3. 지원 필요성

ㅇ (기술의 필요성) 10 nm 이하 초미세 패턴이 필요한 반도체 수요가 급증하면서, 반도체 제조공정에 선폭 미세화 및 고 종횡비 기술이 요구되며 최근 영하 100도 이하의 환경의 초저온 식각 공정에서 by-product인 polymer 제어가 가능해짐으로써, 초미세 패턴의 공정이 가능해짐. 또한 기존의 액체냉매을 이용한 냉각방식은 에너지효율이 낮아 절전형 새로운 개념의 초저온 냉각시스템을 통해 식각공정이 이루어 질 수 있는 냉각시스템과 그에 견딜 수 있는 웨이퍼 정전척 개발이 필요

- 식각장비에서 사용되는 정전척은 공정중 높은 온도로 상승하게 되고 기존 냉각시스템인 칠러를 사용하게 될 경우, 기존냉매의 한계 및 효율성에서 초저온 구현이 불가함

- 영하 100도 이하, 최대 150도까지의 환경에서 반도체 식각 공정의 수요는 증가하고 있으나, 초저온 냉각시스템이나 초저온용 정전척의 기술은 전무하며, 선진사들은 초저온 공정 장비를 개발 중에 있음

ㅇ 해외 선진사 반도체 장비 업체인 LAM(美), TEL(日) 등에서는 극저온 정전척 개발을 수 년 전부터 진행되고 있으며, 초저온 웨이퍼 서셉터 개발은 기술 난이도가 매우 높아, 관련 요소 부품이나 모듈화에 대해서도 국산화 개발을 진행하지 못하고 이에 따른 국내 개발사의 초기진입을 통한 시장선점 필요

ㅇ (정책) 시스템 반도체 비젼과 전략 발표( 2019)에 따라 반도체 전공정 장비인 식각 장비 및 관련 부품장치 분야의 신규 기술발굴 및 국산화를 선도하여 초기의 기술개발 선점을 통한 세계시장의 확대가 필요함

- 그린 뉴딜 환경정책의 측면에서, 서셉터의 기존 냉각방식인 CF, CH 계열의 혼합액체 냉매가 사용이 불가하며, 초저온에 사용가능한 친환경 냉매 또는 새로운 냉각방식의 효율적인 냉각시스템이 필요

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 :‘22년 10억원 이내(총 정부출연금 31억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-NIS-일반-04

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체 장비

반도체장비용 핵심부품 및 제조장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 □ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

반도체 식각공정장비용 주물형 정밀제작 비정질 세라믹 Focus ring 양산 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 4단계 〜 [종료] 8단계)

7

0

0

2

3

0

1

0

0

0

1. 개념 및 산업동향

ㅇ 개념 : 반도체를 제조를 위해 반도체 패턴공정은 Si Wafer를 Plasma에 노출시켜 소자패턴을 식각하는 공정으로, 웨이퍼 가장자리의 식각프로파일개선 및 수율향상, 수명(Lifetime)향상을 위한 핵심부품이면서, 공정 챔버 내부에 사용되는 부품의 잦은 손상과 부품 손상으로 인한 Si Wafer의 defect 발생을 방지하기 위한 내플라즈마성 오염입자 저감용 비정질 세라믹(SiO2, Al2O3, Ca, MgO 등) 복합 신소재로 주물방식(Casting법) 정밀제작한 비정질 세라믹 포커스링 개발

- 현재 4nm/ 160단의 고집적 반도체 제조를 위하여 고출력의 Plasma 식각에 대한 요구가 증가하고 있음.

- 식각 공정 Chamber 환경은 Plasma 및 반응성 가스에 의해 부품 표면이 손상되며, Wafer 주변의 오염을 발생시켜 Wafer의 defect 등으로 작용하여 반도체 수율을 저하시키고 장비 사용시간을 단축하므로, Plasma 및 반응성 가스에 내구성이 강하며 손상 시 오염발생이 적은 소재를 이용한 부품 개발이 필수적임

- Quartz의 잉곳 제조 방식이 아닌 정밀주조 방식의 스마트 양산형 공정기술개발을 목표로함.

- 제품형태 : 반도체 식각공정용 장비 부품 (ex. Focus ring, Edge ring)

- 기술형태 : 4nm 이하의 초미세 패턴 식각공정의 패턴프로파일개선 및 수율향상, 3배이상의 수명(Lifetime)향상, 플라즈마 식각 저항성 향상 및 오염입자 발생 저감을 위한 비정질 세라믹을 이용한 Focus ring 제조 기술, 내플라즈마 특성이 향상된 비정질 세라믹 소자 합성 원천기술

ㅇ (산업동향) 현재 I사 등 반도체 식각공정 부품으로 사용하고 있는 Focus ring은 Quartz로 제작되어 사용 되어짐

* Quartz Focus ring 사용 시간 : 약 300시간 (2주)

* Quartz plasma 식각 특성 : 13 um/hr @ ICP-etcher, 출력 600W 식각 공정 시

2. 지원 범위

ㅇ 핵 심 기 술

- 초고온 열처리 공정에 대한 스마트 자동화 공정 기술(원자재 합성, 성형, 후처리 공정)

- 비정질세라믹의 고온 성형시 성형소재의 비정질화 제어 기술

- 반도체 급 제품의 가공을 위한 후처리 기술 및 세정 기술

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	플라즈마 식각 특성	um/hr	4 (ICP-etch, 600W 식각기준)
2	경도	Gpa	6.8
3	성분 균일도	%	±1 (300mm 이상 Focus Ring, 3Point)
4	생산량	ea/day	10 (300mm 이상 Focus Ring 기준)

3. 지원 필요성

o 비정질 세라믹을 이용한 반도체 식각공정 장비 부품(Focus ring)은 기존의 Quartz 부품 대비 플라즈마 환경에서의 내구성이 최소 3배 이상 높아 반도체 제조 수율 향상에 효과가 있으나 제품 원자재 합성, 성형, 후처리, 가공 공정단계로 이루어져 있으며, 각 단계는 독립적으로 운영되어 제조공정의 일원화가 필요함.  디지털 뉴딜 정책을 기반으로 식각공정장비 부품의 원자재 합성-성형-후처리 공정의 일원화, 제조공정 단계별 데이터를 구축, 활용하여 실시간 모니터링 및 공정 자동화를 위해서는 정부 지원이 필요함

4. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 :‘22년 5억원 이내(총 정부출연금 15억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

[첨부3] 2022년도 반도체디스플레이온실가스감축공정기술개발 기획과제 목록 (총 4개)

기술분야	번호	과제명
반도체디스플레이온실가스감축공정기술개발	1	반도체 챔버 클리닝용 저 GWP 가스 적용 세정장치 고도화 개발
	2	온실가스 감축공정용 식각·세정가스 GWP 평가 기술 개발
	3	대면적 디스플레이패널 식각 공정용 C5F8 제조 기술 개발 및 저GWP 대체가스 후보물질 도출 플랫폼 구축
	4	디스플레이 식각 공정용 GWP 500 이하의 CF3-X 가스 합성 및 적용 기술 개발

품목번호

2022-반도체공정장비-온실-일반-01

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술   ■ 혁신제품

반도체장비

반도체장비용 핵심부품 및 제조장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 ■ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

반도체 챔버 클리닝용 저 GWP 가스 적용 세정장치 고도화 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 6단계)

8

5

4

3

7

0

9

0

9

0

1. 개념 및 산업동향

o 개념 : 반도체 공정장비 고 GWP 식각세정가스 (NF3 gas)를 대체하는 저 GWP F-gas 물성 특성 최적화 기술이 적용된 원격플라즈마 세정가스 분해장치 개발 및 증착장비 적용 세정성능 실증

- NF3 식각세정공정 대체가스 후보물질 개발 및 기초 GWP평가

- 대체가스 후보물질을 적용한 원격플라즈마 세정가스 분해장치 세정효율 최적화 개발

- 반도체 증착장비 적용을 통한 공정성능 평가 및 실증

- 제품형태 : GWP 1,000이하의 NF3 대체가스 적용 고밀도 플라즈마를 활용한 원격 플라즈마 세정가스 분해공급 장치

* 지구온난화지수 (GWP : Global Warming Potential)

- 기술형태 : 고주파 전원 공급기술과 플라즈마 생성기술, 플라즈마 제어기술의 복합기술을 통한 반도체 제조장비 건식세정공정용 원격플라즈마 대체가스 분해공급 장치 기술

ㅇ 산업동향 :

- 반도체 업종에서의 온실가스 배출 요인은 주로 반도체 제조공정에서 사용하는 세정에 이용되는 F-gas 계열이며, GWP가 이산화탄소의 수백~수만 배에 달하고 사용량도 지속적으로 증가하는 추세임

- 반도체 제조공정에서 세정용 F-gas의 사용통계에서 NF3 gas가 약 69%의 비중을 차지

- NF3 gas는 GWP지수가 16,100인 고 GWP F-gas이며, 세계 6대 온실가스 감축대상의 규제  가스로 곧 지정이 예상

- 반도체 제조산업에서는 NF3 gas를 세정공정에 사용하기 위해 원격플라즈마 분해공급장치를 필수로 제조장비에 적용하고 있으며, 부품장치기술을 보유하고 있는 국내기업이 소수이며 해외기업이 국내 시장의 50%이상 점유

- 국내 가스제조기업에 의해 저 GWP F-gas가 개발을 추진 중에 있으나, 제조공법 기술 및 화학물성조합이 양산제품화 수준이 되기 위한 연구개발 및 시설투자가 추가적으로 필요한 상황이며, 산업가스로의 국내외 표준화 및 인증 등 상용화에 필요한 과정들의 확보가 필요한 상황임

- 저 GWP F-gas에 최적화된 원격플라즈마 분해공급장치는 현재 부재인 실정이며, 관련기술의 국내외 기업들이 시급히 개발을 준비 중에 있으며 시장선점 경쟁이 예상

2. 지원 범위

ㅇ NF3 대체가스의 공정적용을 위한 소재 최적화 기술개발

- 2종이상의 저GWP NF3 대체 후보가스 발굴 및 세정성능 비교

- 대체 후보가스의 세정성능 향상을 위한 제조공법 안정화 및 고순도화 기술개발

- 대체 후보가스의 기초 GWP 평가방법 및 부산물 분석

ㅇ 대체 후보가스 적용 원격플라즈마 세정가스 분해 공급장치 기술개발

- 분해성능 개선을 위한 고밀도 플라즈마 생성기술 및 고주파 전원공급장치 기술 개발

- 플라즈마 분해효율 향상을 위한 반응기구장치 내구성 향상 기술 개발

- 분해가스 고용량 처리 기술 개발

ㅇ 반도체 제조장비에 대한 대체가스의 세정성능 실증

- 플라즈마 점화 및 플라즈마 유지 안정성 향상 기술 개발

- 분해가스 활성종 생성효율 향상 및 재결합율 저감 기술 개발

- 반도체 제조장비의 파티클(Particle) 발생 저감 기술 개발

- 반도체 제조장비에서의 세정공정 실증

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	NF3 대체 후보가스 발굴	종	2종이상
2	대체가스 GWP	GWP	＜1,000
3	원격플라즈마 세정장치 가스 분해율	%	≥90
4	챔버 세정 식각율 (대체가스 1L 기준 @ a-Si 박막증착 Wafer)	Å/min	≥10,000

3. 지원 필요성

ㅇ (시급성) 전 세계적인 온실가스 저감 규제가 강화됨에 따라, 반도체 산업 내 고 GWP F-gas인 NF3 gas에 대하여 대체물질의 gas와 적용을 위한 공정부품장치의 필요성이 시급

- 반도체 산업 내 PFC 세정식각가스인 NF3 gas는 GWP values 16,100 (IPC 2014 Report 기준)의 고 GWP F-gas이며, 현재 산업 내 사용비중이 69%이상에 달함

- NF3 gas는 세계 6대 온실가스 감축대상으로 곧 지정이 예상되어 대체물질인 저 GWP F-gas의 산업 대체적용이 시급한 실정

ㅇ (기술적) 국가 주력산업인 반도체산업 내 대체가스적용을 위해서는 기존 가스에 의한 세정공정성능에 동등 이상의 성능이 확보되어야만 리스크를 낮추고 반도체 제조산업에 적용이 가능

- 대체가스가 기존 세정성능에 동등 이상의 성능확보를 위해서는, 개발가스의 물성 특성에 최적화되는 기능과 성능을 가진 원격플라즈마 세정가스 분해공급장치가 시장 내 부재이기 때문에 필수적으로 병행 개발이 필요

- 세정가스 분해공급장치는 국내 반도체 증착공정 제조장비의 세정공정에 성능을 결정짓는 역할이며, device의 제조생산성에 직결되는 주요 부품장치이기 때문에, 국가주력산업의 반도체산업 부품분야로써 외산부품 비중을 낮출 수 있는 기회로 반드시 국산화 개발이 필요함.

- 기술개발에 의해 국내산업 내 적용 이후에도 국내의 소자기업과 장비기업과의 지속적인 feedback 교류를 통한 대체가스 산업적용의 후속적인 공정개선 개발이 필요한 분야이기 때문에, 국내기술에 의한 분해공급장치가 개발되어야만 원활한 산업적용에 실효성이 있음.

ㅇ (시장성) 대체가스 전용 분해공급장치 개발은, 국내외 반도체산업 내 신규 설비투자 시장 뿐만아니라 기존 제조설비 시장을 포함한 광범위한 시장이 목표화되기 때문에 국내 소재부품장치의 기술력으로 전략적인 시장의 선점과 성능입증이 매우 중요

* 2021년 반도체 제조장비용 세정가스 분해 공급장치 시장은 국내기준 약 1,000억원, 해외기준 약 246 million ＄의 규모로 형성되어 있으며, 시장의 약 69% 이상이 해외기업에게 의존되고 있음

ㅇ (부합성) 온실가스 감축 및 글로벌 반도체 산업 대체 소재‧부품 시장 선점을 위한 그린 뉴딜에 해당

- 국가의 2050 탄소중립 정책 로드맵의 목표 달성을 위한 핵심전략 정책 중, 산업공정 효율 극대화를 위한 고 GWP 공정가스 배출제어 및 대체가스 확보를 통한 저감 효율 달성에 직접적인 연관성 부합

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 10.8억원 이내(총 정부출연금 54억원 이내)

ㅇ 주관기관 : 중소·중견 기업(혁신제품형)

ㅇ 기술료 징수여부 : 징수

품목번호

2022-반도체공정장비-온실-일반-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술   □ 혁신제품

반도체장비

반도체장비용 핵심부품 및 제조장비

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형 □ 서비스형 □ 국가핵심기술 ■ 탄소중립

R&D 샌드박스 유형

■ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

온실가스 감축공정용 식각·세정가스 GWP 평가 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 4단계)

9

0

3

0

8

2

0

0

0

0

1. 개념 및 산업동향

ㅇ 개념

- 반도체 공정에서 탄소배출량 저감을 위한 낮은 지구온난화지수(GWP)의 신규 온실가스를 이용한 공정개발 연구가 활발히 진행되고 있음

- 현재 반도체 공정용 신규가스의 목표 GWP는 1000 ~ 2000 수준으로 10000 ~ 30000 정도의 전통적 온실가스 측정기술에 비해 대기수명 측정민감도가 개선된 새로운 측정기술이 필요함

이에 대한 대안으로 시분해 분광학 기반의 대기수명 추출 기술이 필요하며 측정값의 신뢰도 제고를 위해 라디칼 측정 온도를 낮춤으로 고감도 측정기술의 도입이 필요함

고도화된 신규 GWP 측정기술 개발로 반도체용 대체가스 평가와 더불어 Flat Panel Display 생산공정용 대체 공정가스의 GWP 측정도 가능함

현재 IPCC 보고서에 등록된 GWP 다양한 개인연구 그룹에서 개별 평가된 측정요소를 단순 취합한 값에 불과하여 측정신뢰성이 전무함. 탄소세 및 기후금융과 관련한 표준 규격화 움직임이 있어 국가인증 기관을 통한 3자 인정체계의 도입이 절실한 시점임

ㅇ 산업동향

- 반도체 공정가스인 식각·세정가스 (NF3 및 PFC/HFC F가스)의 신규대체 온실가스 GWP값 수준을 1/10 수준으로 낮추기 위한 연구개발이 진행중임

- 국내외적으로 GWP 측정을 위한 측정표준이 부재하며 따라서 표준규격이 전무한 상황

- 전세계적으로 GWP를 공인인증할 수 있는 표준기관 혹은 인증기관이 부재함

2. 지원 범위

ㅇ 지원범위

- 복사강제력 (대기평균 태양복사 × 흡수단면적) 측정기술

․ 고분해능 FTIR을 이용한 정량적인 가스 흡수단면적의 정밀측정을 위한 장치선형함수 측정기술

․ 가스셀의 고신뢰성 광경로 측정기술

․ 스펙트럼 및 복사강제력 불확도 연산기술

- 저온 라디칼 집속생성기술

․ 대기수명 측정신뢰성 제고를 위한 저온 OH 라디칼 집속생성기술

- 대기수명 측정기술: 레이저 기반 시분해 분광학 기술

․ 시분해 레이저 유도형광분광학 측정시스템 개발 (OH 라디칼과의 반응속도 측정)

․ 대기수명 불확도 연산기술

- GWP 산출: 레이저 기반 시분해 분광학 기술

․ (타과제 연계) 반도체공정용 신규가스의 GWP 산출 및 불확도 평가

ㅇ 핵심목표성능

핵심 성능지표		단위	달성목표
1	복사강제력 불확도	%	≤5
2	대기수명 불확도	%	≤10

3. 지원 필요성

ㅇ (정책성) LEDS에 의거 산업부분 탄소배출 감소 전략으로 저GWP 온실가스의 활용을 통한 공정개발이 필요함. 이를 근거로 탄소중립 10대 전략과제로 GWP 국가인증체계 구축에 대한 필요성 제기

ㅇ (정책성) 디지털 뉴딜 정책의 핵심인 반도체 산업의 경쟁력 강화 및 ESG 경영을 위한 친환경 공정의 개발이 필요하며, 정부 규제 및 국제 금융과 맞물려 있으므로 정부의 정책적 지원 수단으로써 온실가스 배출량 공인인증제의 도입이 필요함.

ㅇ (정책성) 전세계적으로 GWP를 인증할 수 있는 능력을 보유한 표준연구 기관이 부재함. 도전적 탄소중립 계획을 수립한 입장에서 탄소배출 관련 시장의 세계적 주도권을 확보할 기회

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월, 2-4차년도 : 12개월)

ㅇ 정부출연금 :‘22년 10.8억원 이내(총 정부출연금 54억원 이내)

ㅇ 주관기관 : 비영리기관 (원천기술형)

ㅇ 기술료 징수여부 : 미징수

품목번호

22-온실가스감축-일반-03

고제유형

□ 통합형 □ 병렬형 ■ 일반형

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술   □ 혁신제품

디스플레이

융합유형

□ 산업고도화형 ■ 사회문제해결형  □ 신산업(시장)창출형  □ 해당없음

해당여부

■ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 글로벌협력형R&D  □ 안전과제  □ 챌린지 트랙 □ 복수형 R&D

R&D 샌드 박스 유형

□ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

대면적 디스플레이패널 식각 공정용 C5F8 제조 기술 개발 및 저GWP

대체가스 후보물질 도출 플랫폼 구축

(TRL :  [시작] 3단계 〜 [종료] 6단계)

1. 개념 및 정의

ㅇ 대면적 디스플레이 제조과정 중 온실가스의 대부분은 식각/증착 공정 단계에서 사용되는 특수가스로 인해 발생하여 탄소 배출이 증가하고 있으며 이를 최소화하기 위한 낮은 GWP 불소 특수가스의 개발이 필요함

ㅇ 특히 OLED 패널의 LTPS 주요 공정 중 접촉 홀 식각 공정은 두께 1㎛ 수준의 interlayer를 식각해야하는 고난이도 공정으로 CF4 등이 사용되고 있으나, 높은 GWP (6500)로 인해서 대체 특수가스 및 관련 공정 기술이 필요한 상황에 있음

ㅇ OLED 제조 식각 공정에 적용하기 위해서는 고속반응이 되어야 하며, 반응가스의 잔류시간이 길어야 하므로 분자 내 불소의 함량이 높은 가스 소재의 사용이 요구됨

ㅇ C5F8주1)는 대면적 OLED 디스플레이 식각 공정을 위해서 특화된 불소계 가스 후보군 중의 하나로 분류되며 매우 낮은 GWP를 보유하고 있으므로 차세대 대체가스로써 평가할 수 있음

※ 주1)C5F8 Octofluorocyclopentene, GWP : 90 (일본의 제온社 제조 및 공급)

ㅇ 더불어, GWP 500이하 대체가스 후보군 도출을 위한 물성 예측 플랫폼 개발은 탄소 중립의 세계적 아젠다 속에서 산업경쟁력을 확보하기 위한 필수적인 전략임

2. 지원 범위

□ 개발내용

ㅇ C5F8 가스 합성 및 제조공정 기술 개발

- 실험실 규모 최적화 합성공정 개발 (합성경로 2종류 이상)

- 벤치스케일 제조공정 설계 (5kg/batch) 및 합성-정제-저장 시스템 구축

- 제조공정 최적화 및 고순도화 정제공정 기술 개발

- 제조공정 실증형 파일롯 플랜트 기본 설계 (30톤/년)

ㅇ OLED 디스플레이 제조 식각 공정 적용·평가

- 식각 속도/잔류시간 조절 및 특성 평가, 결과 피드백을 통한 대면적 적용

- OLED 제조 식각 공정용 혼합가스 개발 및 식각 성능 최적화

- 모델 공정 테스트를 통한 신뢰성 확보

ㅇ 식각 공정 대체가스 후보군 물성 DB 구축 및 예측 모델 개발

- 후보물질의 식각 특성, 배출가스, 분해반응 경로 등 데이터베이스화

- 분자 모델 계산법을 통한 신규 물질 특성 예측 프로토콜 개발

- GWP 500 이하 신규 불소가스 후보군 도출

성능지표		단위	달성목표	국내최고수준	세계최고수준 (보유국, 기업/기관명)
1	정제 순도	%	≥99.99	-	≥99.99 (CF4 기준)
2	제조량	Kg/batch	≥5	-	-
3	SiOx 식각 속도	nm/min	55	≥50	≥50
4	DB 구축 대상 물질	종	20 이상	-	-
5	대체가스 후보군 발굴	개수	10 이상	-	-

□ 핵심 목표 성능

3. 지원 필요성

□ 국내외 기술 동향

ㅇ 대체가스 개발은 주로 글로벌 불소화학 기업(Air Liquide, Daikin, Linde 등) 중심으로 개발/제조/판매되기에 대외 의존도가 매우 높고 선제적 특허 출원으로 기술 장벽이 매우 높은 상황임

ㅇ 미국은 DOE (Dept. of Energy)를 중심으로 매년 불화가스 배출 억제 기술 개발에 연구 투자를 하고 있으며 일본은 NEDO (new energy and industrial technology department organization)를 중심으로 2000년대 초반 GWP가 낮은 PFC 대체물질을 이용한 식각공정 기술 개발 실시

ㅇ 디스플레이 패널의 대면적화 및 생산량 증가에 따라 온실가스 배출량은 매년 10% 이상씩 증가하고 있으며 이에 따라 온실가스의 원인인 공정 가스를 대체하기 위한 연구가 선진국들을 중심으로 2015년 이후 꾸준히 증가하였지만, 국내 연구는 부재한 상황

ㅇ C5F8는 일본 제온社에서 최초 개발한 가스로 CxHFyCl, CxHyNO, CxHyOz 등의 원료를 활용한 합성 반응으로 생성되며 매우 낮은 온난화 지수를 지니고 있으므로 대체가스로서 공정 적용 검토가 활발하게 진행이 되고 있음

ㅇ C5F8은 전량을 해외 수입에 의존하고 있으며 국내 연구 개발 시도가 전혀 없는 상황으로 국산화 제조 기술 개발 및 디스플레이 제조공정 적용 연구가 시급함

□ 지원 필요성

ㅇ (정책적) 최근 정부는 2050년 탄소중립 목표 달성을 위해, 관계부처와 2050 탄소중립위원회는 2030년 온실가스 감축목표(이하 NDC*) 상향하여 ‘18년 대비 40% 감축목표는 매우 도전적인 것으로, 이는 정부의 강력한 정책 의지를 표명함

ㅇ (기술적) C5F8 가스 제조공정 기술의 개발 및 OLED 디스플레이 제조 식각 공정에 대한 선제적 적용 기술 개발로 디스플레이 제조 기술력 경쟁력 제고가 필요함

ㅇ (기술적) GWP 500 이하 식각 공정 가스의 공정 특성, 진단, 전산 모사 등 통합적 DB 구축으로 신규 가스 물성 예측 모델 개발을 통한 대체 가스 발굴 시스템 구축과 같은 다각도 적인 기술적 대응 준비가 필요함

ㅇ (시장적) 전량 해외 수입에 의존하는 디스플레이 공정용 불소 소재의 국산화 개발을 통해서 디스플레이 시장 점유율주2) 1위 격자 확대 필요

주2)한국(36.9%), 중국(36.2%), 대만(22.6%), 일본(3.6%),기타(0.7%) (출처: 옴디아, KDIA, 2020년 기준)

ㅇ (사회적) 저 온난화 가스개발로 온실가스 감축 효율 95~99% 달성 가능하며,주3) 총 탄소 배출량 기준 수백만 ton-CO2eq와 동일한 수치로 기후 변화 대응을 위한 전략 모색 필요

주3)GWP 500 친환경 가스개발 시 CO2 97% 감축효과 기대, GWP 150 미만의 친환경 가스개발 및 적용 시 99% 감축효과 기대 (NF3 GWP 16,100 기준)

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월)

ㅇ 정부출연금 : ‘22년 10.8억원 내외 (총 정부출연금 54억원 내외)

ㅇ 주관기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

22-온실가스감축-일반-04

고제유형

□ 통합형 □ 병렬형 ■ 일반형

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술   □ 혁신제품

디스플레이

융합유형

□ 산업고도화형 ■ 사회문제해결형  □ 신산업(시장)창출형  □ 해당없음

해당여부

■ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 글로벌협력형R&D  □ 안전과제  □ 챌린지 트랙 □ 복수형 R&D

R&D 샌드 박스 유형

□ R&D 샌드박스(일반) □ R&D 샌드박스(지정)

품목명

디스플레이 식각 공정용 GWP 500 이하의 CF3-X 가스 합성 및 적용 기술 개발

(TRL :  [시작] 3단계 〜 [종료] 5단계)

1. 개념 및 정의

ㅇ 대면적 디스플레이 제조과정 중 온실가스의 대부분은 식각/증착 공정 단계에서 사용되는 특수가스로 인해 발생하여 탄소 배출이 증가하고 있으며 이를 최소화하기 위한 낮은 GWP 불소 특수가스의 개발이 필요

ㅇ 특히 OLED 패널의 LTPS 주요 공정 중 접촉 홀 식각 공정에서 SF6, CF4, NF3 등이 사용되고 있으나 높은 GWP주1)로 인해서 대체가스 및 관련 공정 기술이 필요한 상황임

주1)GWP(온난화지수) : SF6(23,900), NF3(17,200), CF4(6,500)

ㅇ 접촉 홀 식각 공정의 특성상, 반응속도가 빠르고 잔류시간이 길어야 하므로 분자 내 불소의 함량이 높은 가스 소재의 사용이 요구됨. 그 결과, 기존에 사용되고 있는 CF4의 분자구조를 변형하여 성능의 향상과 더불어 낮은 GWP를 보일 수 있는 대체가스 소재 개발을 제안할 필요 있음.

ㅇ CF3-X의 분자구조에서 X를 -OOCH, -COOCH3, CH3O- 등으로 분자구조를 다양화할 경우 GWP를 획기적으로 감소시킬 수 있을 것주2)으로 판단되어 새로운 대체형 소재의 개발을 할 필요가 있음

주2)GWP : Formate ~ 600, Acetate ~ 50, HFE-143a ~ 760, etc.

2. 지원 범위

□ 개발내용

ㅇ CF3-X 가스 합성 및 제조공정 기술 개발

- 실험실 규모 최적화 합성공정 개발 (1L 반응기 규모)

- 정제 공정설계 및 최적화 (정제 수율, 정제 순도 등)

- 파일럿 규모 제조공정 설계 100 MT/년

ㅇ OLED 디스플레이 제조 식각 공정 적용·평가

- 식각 속도/잔류시간 분석 및 조절, 대면적 적용

- 접촉 홀 식각 공정용 혼합가스 개발 및 식각 성능 최적화

- 실제 공정 테스트를 통한 대면적 적용 신뢰성 확보

성능지표		단위	달성목표	국내최고수준	세계최고수준 (보유국, 기업/기관명)
1	GWP (온난화 지수)	-	≤ 500	-	6,500 (CF4 기준)
2	정제 순도	%	≥ 99.99	-	-
3	식각속도주3)	nm/min	≥ 250	> 200	> 200
4	상용공정 기본설계	MT/년	≤ 100	-	-

□ 핵심 목표 성능

주3)CF3-X포함 혼합가스

3. 지원 필요성

□ 국내외 기술 동향

ㅇ 디스플레이의 경우 최근 LCD 호조에 따른 가동률 상승으로 수요 확대에 우호적인 환경 조성 중이며 특히, 5G 스마트폰용 OLED 패널 판매가 큰 폭으로 증가하면서 삼성디스플레이 OLED 판매 확대가 예상

ㅇ 연구 개발된 저 GWP 물질은 식각공정 적용 연구가 거의 없어 플라즈마 식각공정의 기존 PFC 가스를 대체할 수 있는 준비 전무

ㅇ 대체가스 개발은 주로 글로벌 불소화학 기업(Air Liquide, Daikin, Linde 등) 중심으로 개발/제조/판매되기에 대외 의존도가 매우 높고 선제적 특허 출원으로 기술 장벽이 매우 높은 상황임.

ㅇ Daikin, Asahi glass company, Ulvac, Zeon corporation, Central glass company 등에서 PFC 가스를 대체할 수 있는 물질에 대한 플라즈마 식각 원천기술 확보

ㅇ Low GWP 불소 공정 가스는 전량 해외 수입에 의존하고 있으며 국내 연구개발 시도 또한 전무한 상황으로 국산화 제조 기술 개발 및 디스플레이 제조공정 적용 연구가 시급함

□ 지원 필요성

ㅇ (기술적) CF3-X 불소계 메탄가스 제조공정 기술의 개발 및 OLED 디스플레이 접촉 홀 식각 공정에 대한 선제적인 적용 기술 개발을 통해서 디스플레이 제조 기술 경쟁력 제고

ㅇ (시장적) 전량 해외 수입에 의존하는 디스플레이용 불소 소재 산업의 수준 향상을 통해서 국산화에 기여하며 기술 축적을 통해서 수출국으로 발돋움할 수 있는 기회 마련

ㅇ (사회적) 저 온난화지수 가스개발의 정량적 의의는 온실가스 감축 효율 95~99% 달성 가능하며, 총 탄소 배출량 기준 수백만 ton-CO2eq와 맞먹는 수치로 기후변화대응을 위해서 필수적인 전략임. 1000 이하의 신규 CF-X 가스개발을 통해서 탄소 중립에 기여

ㅇ (정책적) 본 국책과제를 통하여 저가격, 고성능, 초미세 산화물 TFT 핵심 원천기술 조기 확보로 기술, 제조 경쟁력 유지 필요. 대체물질 적용을 위한 실증기술 확보에는 상당한 노력과 시일이 요구되며, 민간 주도만으로 경쟁력 확보가 어려워 정부의 적극적인 지원이 필요함.

4. 지원기간/예산/추진체계

ㅇ 기간 : 45개월 이내 (1차년도 개발기간 : 9개월)

ㅇ 정부출연금 : ‘22년 10.8억원 내외 (총 정부출연금 54억원 내외)

ㅇ 주관기관 : 제한없음

ㅇ 기술료 징수여부 : 징수

[첨부4] 2022년도 차세대시스템반도체 설계소자공정기술개발 기획과제 목록 (총 44개)

기술분야	번호	과제명
차세대시스템반도체 설계소자공정기술개발	1	차세대 시스템반도체 설계⸱소자⸱공정 총괄
	2	음의 정전용량을 이용 초고용량 정전확보가 가능한 DRAM 커패시터 신소자 기술 개발
	3	극저온 양자컴퓨터를 위한 메모리 디바이스 및 시스템 개발
	4	High density형 Racetrack 메모리 개발
	5	새로운 소재 기반의 채널 물질 적용 고성능 저전력 BEOL FET 소자 구현 기술 개발
	6	Cu Electo-Stress Migration 모사 수치해석 모델 구축
	7	Heterogeneous 패키징을 위한 저온 하이브리드 접합 공정, 소재 및 신뢰성 향상 기술 개발
	8	차세대 3D 반도체 구조 형성을 위한 Si 계 물질의 Lateral Recess 건식/습식 세정 공정 기술 개발
	9	3nm 이하급 영역에서의 소재 물성 제어를 통한 CMOS 소자 및 제조공정 최적화 기법 개발
	10	1 nm 이하 극박막의 특성 유지 기술 개발
	11	ASD를 이용한 SiO증착 소재 및 공정 개발
	12	차세대 초 고용량 NAND 스토리지 구현 기술
	13	Ultra Thin Ferroelectric Layer 공정 기술
	14	스핀 궤도 토크 (Spin orbit torque)를 이용한 고속 저전력 MRAM 소자 기술 개발
	15	도메인 동작을 이용한 초고속/고집적 메모리 소자 기술 개발
	16	차세대 interconnect 물질들 위한 식각가스 개발 및 고밀도 플라즈마 식각공정 개발
	17	반도체메모리 VNAND 채널홀 하부 금속컨택 불량 검출-분석 기술
	18	초 고단의 Epitaxy Si/SiGe 적층 박막의 제조기술 개발
	19	Si 및 SiGe 에피텍시 (Epitaxy) 막의 초 고농도 in-situ 도핑 방법에 관한 연구
	20	저비용 친환경 에천트를 이용한 다층 고종횡비 Si3N4/SiO2 패턴 구조 내 Si3N4 선택적 식각 기술 개발
	21	식각 공정 플라즈마 진단용 AI 기반 고기능 OES 센서 기술 개발
	22	Static & Dynamic Plasma Network 진단 센서 개발
	23	Process Chamber 실시간 0.1mT 이상 Leak 감지 기술개발
	24	반도체용 고순도 Colloidal Silica 합성기술 개발
	25	차세대 Neuromorphic (In-Memory) computing 向 소자 설계 기술
	26	Technology Design Automation (TDA) 기술
	27	차세대 센서향 메타 광학 구조 설계 기술
	28	자율주행로봇용 3D LiDAR 개발 (반도체 물류자동화)
	29	High-resolution EUV 노광 공정을 위한 포토 레지스트 후보 반응기 개발
	30	SoC 반도체의 고품질 병렬 테스트 장비의 원천 기술 개발
	31	고온 (1000도 이상) 챔버 내부의 Wafer 온도 Reading 기술 - 고온에서 사용 가능한 Wafer Type의 센서
	32	고전력 반도체 용 SiC 기판 세정을 위한 고청정 세정액 개발 및 이를 이용한 세정 기술 개발
	33	초임계 유체 세정액 개발
	34	CMP 경시성 없는 PAD/ DISK 개발 및 공정 기술 제안
	35	Edge Profile 제어 용이한 Membrane / Retainer Ring 설계
	36	High-resolution EUV 노광 공정을 위한 건식 포토 레지스트 소재 개발
	37	AI를 위한 차세대 DPU 아키텍처 개발
	38	차세대 데이터센터의 파일시스템을 고려한 SSD 최적화 컨트롤러 개발
	39	RGB-IR CMOS Image Sensor 기술 개발
	40	초고속 메모리-시스템(CK 8GHz, DQ 16Gbps) 장비 구조 개발 * 통합형
	41	AIoT용 저전력 AI 아키텍처 기술 개발
	42	AR/VR/MR 등을 위한 Micro-display 구현을 위한 OLEDoS 기술 개발
	43	낮은 GWP를 갖는 대체 PFC/HFC 가스를 이용한 식각공정개발
	44	반도체 온실가스 대기수명 예측을 위한 광기반 라디칼 측정기술

품목번호

2022-반도체공정장비-NSS-병렬-01~44

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술   □ 혁신제품

반도체장비

반도체소자 및 시스템

융합유형

□ 산업고도화형 □ 사회문제해결형  □ 신산업창출형  ■ 해당없음

해당여부

□ IP R&D연계  □ 표준연계  □ 디자인연계  □ BI연계  □ 경쟁형 R&D  □ 국제공동  □ 안전과제  □ 챌린지 트랙  □ 복수형 R&D □대형통합형

품목명

차세대 시스템반도체 설계⸱소자⸱공정

품목코드

(HSK10)

류

호

소호

통계부호

(TRL :  [시작] 3단계 〜 [종료] 5단계)

8

4

8

6

X

X

X

X

X

X

1. 개념 및 산업동향

□ 개념

ㅇ 중ㆍ장기적으로 산업계가 활용할 수 있는 미래반도체와 관련된 핵심요소기술로서 반도체산업에 파급효과가 큰 원천기술 개발

* 미래기술 : DRAM 디자인룰(16nm→7.7nm(‘33)), NAND 적층수(128단→512단(’33)) 등

- 메모리반도체, 공정/장비기술, 반도체 소재, 시스템 반도체 설계기술, 탄소중립을 위한 반도체 기술 등

- 개발기술은 미래 반도체소자의 중ㆍ장기적 원천적인 기술이며, 비영리기관(대학⸱연구소)을 지원하는 것으로 기술료 면제로 추진

- 제안방법 : 세부과제(A)는 세부 핵심기술목표(B)를 참고하여 세부과제별(A)로 컨소시엄을 구성하여 제안

- 단, 세부과제(A)별 아래의 세부 핵심기술목표(B)는 모두 포함해야 하며, 세부 핵심기술목표 이외에 추가 목표 설정 가능

ㅇ 총괄과제 및 세부과제별 금액 산정

- 총괄과제 연간 지원금액은 9억원 규모임 (연간 지원금액 중 50%는 정부출연금이며, 나머지 금액은 민간투자금)

- 세부과제별 연간 지원금액은 3억원 규모임 (연간 지원금액 중 50%는 정부출연금이며, 나머지 금액은 민간투자금)

* 다수의 세부과제로 구성된 통합형 과제의 경우 세부과제 통합범위에 따라 지원금액 결정

* 단, 사업계획서의 사업비는 정부출연금에 대해서만 작성하고, 연구목표 및 내용은 민간투자금을 포함한 총 사업비(정부출연금+민간투자금) 규모로 작성

* 또한, 정부출연금 이외의 민간투자금액은 총괄주관기관과 별도 협약시 민간투자금액과 관련된 사업비 내역서를 추가로 첨부하여 별도 지급 예정 (정부출연금 내역과 이중 계상 불가)

- 연차별 사업비는 아래와 같음

* (총괄과제) 1차년도 : ’22.4~’22.12 (9억원), 2차년도 : ’23.1~’23.12 (9억원), 3차년도 : ’24. 1~’24.12 (9억원)

* (세부과제) 1차년도 : ’22.4~’22.12 (3억원), 2차년도 : ’23.1~’23.12 (3억원), 3차년도 : ’24. 1~’24.12 (3억원)

* (세부과제40) “초고속 메모리-시스템(CK 8GHz, DQ 16Gbps) 장비 구조 개발”과제는 통합형으로 ‘22년 9억원 이내(정부출연금 4.5억 , 민간투자금 4.5억)

ㅇ 세부과제 및 세부 핵심기술내용

* 세부과제별 평가 후 결정(과제명과 연구범위를 명확히 기재)

분야	세부과제(A)	세부핵심기술목표(B)
과제 총괄	(과제1) 차세대 시스템반도체 설계⸱소자⸱공정 총괄	◦ 반도체 고급인력 양성 활동 - 투자기업 취업 연계 활동 - 반도체 인력(참여연구원) 이력 관리 ◦ ‘미국 R&D 연구기관 ‘SRC’ 학술교류회 개최 ◦ 차세대 미래반도체 기술 연구회 운영을 통한 차세대기술 동향 탐색 ◦ 수행과제별 기술개발 목표관리 및 성과 확산 - Technical review board 운영(과제별 전문가 위원 1인 이상 배정) - 기술시너지 확대를 위한 기술교류활동(총괄워크숍, 기수별 kick-off 등) - 발생특허 심층 분석 및 기술이전 프로그램 운영 ◦ 사업 성과 분석 및 성과 홍보 활동 추진 ◦ 민간 사업비 회계감사 지원, 지재권 협약 추진 등 과제수행 지원
반도체 소자	(과제2) 음의 정전용량을 이용 초고용량 정전확보가 가능한 DRAM 커패시터 신소자 기술 개발	◦ 음의 정전용량을 가지는 적층 구조 및 초고용량 정전특성 확보 기술 개발 - 음의 정전용량 및 이를 통한 정전용량 증가를 위한 강유전체와 유전체의 적층 구조 개발 - 음의 정전용량을 이용한 초고용량 정전특성 확보 원자레벨 모델링 및 계산 기법 개발 ◦ NC-Cap의 DRAM 소자 응용 기술 개발 - 극박 강유전체 박막 증착 공정 개발 - 정전용량 증가 현상의 안정성 확보 (시간도메인, 주파수 의존성 확인) - 음의 정전용량을 이용한 초고용량 정전특성 확보 및 DRAM 커패시터 적용 기술 개발
	(과제3) 극저온 양자컴퓨터를 위한 메모리 디바이스 및 시스템 개발	◦ 극저온 양자컴퓨터가 작동하는 절대온도에 가까운 온도 환경에서 안정적으로 작동하는 메모리 소자 개발 ◦ 극저온 메모리 소자를 이용한 고성능, 고대역, 저발열 메모리 회로 및 양자컴퓨터 적용 구조 개발
	(과제4) High density형 Racetrack 메모리 개발	◦ Racetrack memory 소자용 소재 최적화 기술개발 ◦ Racetrack memory 소자의 자구벽동역학제어 기술개발 ◦ Racetrack memory 소자의 구동 및 구동특성분석 기술개발
	(과제5) 새로운 소재 기반의 채널 물질 적용 고성능 저전력 BEOL FET 소자 구현 기술 개발	◦기존실리콘(폴리실리콘)대비30%이상의전자/홀이동도향상기술개발 - 신규 채널 소재의 제안과 새로운 개념의 이동도 향상 기술 개발 - 신규 채널 소재를 적용한 I/O MOSFET 등 BEOL 소자 성능 최적화 기술 개발
	(과제6) Cu Electo-Stress Migration 모사 수치해석 모델 구축	◦ 대면적에서(50*50um 이상) Cu Electo-Stress Migration 을 Transient 로 모사할 수 있는 수치해석 모델 구축 ◦ ABAQUS로 연계 해석할 수 있는 모델
	(과제7) Heterogeneous 패키징을 위한 저온 하이브리드 접합 공정, 소재 및 신뢰성 향상 기술 개발	◦ 저온 Cu/SiO2 하이브리드 접합 기구 규명 및 접합 공정 기술 개발 ◦ Cu저온접합을위한신접합물질도출및공정기술 ◦저온Cu/SiO2하이브리드접합부의계면에너지및신뢰성평가기술 ◦ 다양한 Device에 맞는 여러가지 Pad 크기와 구조별 접합 특성 및 물질 연구
	(과제8) 차세대 3D 반도체 구조 형성을 위한 Si 계 물질의 Lateral Recess 건식/습식 세정 공정 기술 개발	◦ Si계 물질 (Si, SiO2, SiN, SiGe, SiCO ) 각각 건식/습식 세정 (recess) chemistry / 공정 개발 - Lateral Recess 정밀 제어를 위한 Recess 산포 억제 인자 발굴 연구 - 각 물질 layer 간의 Recess 선택비 극대화 방향의 chemistry 연구 - High Stack 의 복잡 구조에서 적용을 위한 high aspect-ratio pattern 의 상하 Recess 산포 억제 및 pattern density 에 따른 microloading 억제 고려한 chemistry / 공정 개발
	(과제9) 3nm 이하급 영역에서의 소재 물성 제어를 통한 CMOS 소자 및 제조공정 최적화 기법 개발	o 3nm 이하급 공정노드 적용 CMOS 신규 소재 기술 개발 - 3nm 이하 CMOS 적용 채널소재 및 정션형성 기술 개발 - 3nm 이하급 CMOS 소자 구조 적용가능 게이트절연막 소재 및 게이트스택 공정 기술 개발 - 신규 소재 적용을 위한 공정 모델링 기술 개발 o 3nm이하급 CMOS 구현을 위한 소자구조 원천기술개발 - 신규 소자구조 제안 - 회로 및 시스템 적용이 가능한 소자동작 모델링
	(과제10) 1 nm 이하 극박막의 특성 유지 기술 개발	◦ 박막의 두께 감소에 따른 박막 물리적/화학적/전기적 특성의 열화 연구 - 금속/산화물/질화물에서 두께 감소에 따라 변화되는 다양한 중요인자 추적 및 메커니즘 연구 - 박막 증착 기판 표면의 특성에 따른 두께 감소 열화 메커니즘 연구 (박막의 핵생성/성장 등) ◦원자층증착법에사용되는전구체와반응물간의기본적인반응특성연구 - 이론적 방법을 통한 전구체간의 반응성과 크기에 관한 화학적/물리적 상호작용 연구 - 반응물에 따른 표면 상태의 변화 관찰 및 박막의 특성에 가해지는 영향성 연구 ◦단원자층에서조성및물성조절이가능한공정연구 - ALD의 전구체 및 반응물 조절에 의한 단원자층 스케일에서의 화학적 조성 및 물리적 특성 조절 연구 - 각 응용분야의 소자레벨에서 박막의 기본적 물성 (전기적/물리적/화학적 특성) 확인 연구
	(과제11) ASD를 이용한 SiO증착 소재 및 공정 개발	◦ SiO/SiN 기반 선택적 SiO 증착 소재 및 공정 개발 - Inhibitor or Si Precursor를 이용해 3D 패턴 내 Si3N4/SiO2 기판에서의 선택적 기상 증착 소재 or 공정 개발 - O3 Reactant에 대한 내구성 및 내열성을 가지고 있으며, Nitride 표면으로의 선택적 증착 및 제거가 용이하고 후속 SiO2 증착 억제가 가능한 Inhibitor 소재 개발 - Si Precursor의 경우, SiO2 공정 진행 시 Reactant에 의해 SiO2/Si3N4 표면 모두 산화로 선택성을 잃어버려 Precursor 자체만으로는 선택적 증착이 어려울 것이라 예상되며, Inhibitor와 동반 개발 관점에서 Inhibitor의 Damage를 최소화할 수 있는 O2 or H2O Reactant에 적합한 저온용 (<150℃) Si Precursor 개발 필요 - Native Oxide or 표면 Degradation에 의한 고질적인 재현성 문제 극복 및 선택성까지 확보할 수 있는 전처리 기술 개발 - Mushroom 현상 (Isotropic 3D성장) 우려로 Thermal Shrinkage가 잘 일어나면서, 동시에 Shrinkage 이후 Electron Blocking 특성도 우수한 소재/공정 개발 - Simulation을 통해 -NH2 Group과의 선택적 결합이 유리한 Inhibitor 소재 Design 및 Concept 명확화 필요
	(과제12) 차세대 초 고용량 NAND 스토리지 구현 기술	◦ 64 states leveling 및 read 가능 NAND 소자/설계기술 - 소자 : NANDCell구조혁신연구 - 소자/설계 : Program&Erase방식 혁신기술연구 - 설계 : High Resolution Read 회로기술연구
	(과제13) Ultra Thin Ferroelectric Layer 공정 기술	o 초박막 강유전체 공정 기술 개발 - 10A 이하 Ferroelectric Layer 공정 - 결정화도 > 90% 확보 (Tetra or Orthrombic Phase) - P-V hysteresis 확보: Ps>10uC/cm2, Ec < 1MV/cm - Endurance > 10^12 cycles -커패시터소자특성산포<±10%
	(과제14) 스핀 궤도 토크 (Spin orbit torque)를 이용한 고속 저전력 MRAM 소자 기술 개발	◦ SOT 동작 연구/개발 : 외부 자기장의 도움 없이 1ns 동작 구현 ◦ SOT 물질연구/개발 : 높은스핀-홀계수 ◦ SOT 소자기술개발 : Current shunting을 충분히 억제한 SOT 소자 동작구현
	(과제15) 도메인 동작을 이용한 초고속/고집적 메모리 소자 기술 개발	◦ 인위적 반강자성 (Synthetic Antiferromagnetic, SAF) 도메인 동작 구현 ◦ 반강자성 (Antiferromagnetic, AF) 도메인 동작 구현 ◦ 전류 구동 도메인 동작소자 기술 구현
반도체 공정 장비	(과제16) 차세대 interconnect 물질들 위한 식각가스 개발 및 고밀도 플라즈마 식각공정 개발	◦ 차세대 interconnect 물질 후보군 선정 및 이에 대한 고밀도 플라즈마 식각용 식각가스 개발 ◦ 차세대 interconnect 물질들에 대하여 고밀도 플라즈마 반응성 이온 식각법, pulse-modulated 고밀도 플라즈마 식각법, 원자층 식각법, cyclic 식각법 등에서 최적의 식각법 선정 ◦ 차세대 interconnect 물질들에 대하여 최적의 식각공정 개발 - Etch rate: > 20 nm/min - Etch selectivity: > 3:1 - Etch slope (degree of anisotropy) : > 80o - Surface roughness (RMS): ≤ 10
	(과제17) 반도체메모리 VNAND 채널홀 하부 금속컨택 불량 검출-분석 기술	◦ 고분해능-고속 레이저 조사 광전자 맵핑 기술 - 광전자 매핑 기술에 대한 구체적인 define을 통한 반도체 웨이퍼 적용 가능한 레이저 스캐닝◦ 광전자 맵핑 장비 구축 - 고분해능, 고속 레이저 스캐닝 기술 개발 - 고속, 고감도 광전자 측정 기술 개발 - 광전자 도통 경로 확보 가능한 VNAND 모사시료 구현기술 개발 ◦ VNAND모사시료제작 - 128단 기준 유전체 박막구조 형성, - 채널홀, 워드라인, 비트라인 모사 구조 형성 - 광전자 도통이 가능한 모사시료 제작 - VNAND의 경우 수um 하부 컨택 불량 영역에 따른 광전자 불량 검출 원리 규명
	(과제18) 초 고단의 Epitaxy Si/SiGe 적층 박막의 제조기술 개발	◦ Epitaxial CVD를 이용한 초 고단의 Epitaxy Si/SiGe 박막의 제조 기술 ◦ Micron scale의 초 고단 Epitaxial Si/SiGe 적층박막의 제조기술 ◦ Micron scale의 초 고단 Epitaxial Si/SiGe 적층박막의 결함 제어기술 ◦ Epitaxial Growth-rate 향상 방향을 고려하여 Epi Growth-rate와 Crystalline Defect에 따른 결함제어 상관관계 연구 ◦ EPI 박막성장 기술과 연계된 분석법의 고도화 연구
	(과제19) Si 및 SiGe 에피텍시 (Epitaxy) 막의 초 고농도 in-situ 도핑 방법에 관한 연구	◦ CVD를 이용한 초고농도 In-situ doped Si (SiGe) Epitaxy 박막의 제조 기술 - 초 저저항 컨택 (ultra low contact resistance contact) 형성을 위하여 초고농도로 도핑된 epitaxy Si 및 SiGe 박막 제작방법 개발 - 초 고농도 N-type in-situ doped Si 박막 제조를 위한 V족 (또는 VI 족) 원소의 도핑 방법 개발 - 초 고농도 P-type in-situ doped SiGe 박막 제조를 위한 III족 (또는 II족) 원소 도핑 방법 개발 ◦ 신물질 및 doping 농도 향상 연구 ◦ 적절한 농도 영역에서 (5E18~1E20 atoms/cm3) doping 농도의 안정적인 제어 방법 연구 - Doping 농도 재현성, Doping level 조절 인자, Doing uniformity 개선 연구
	(과제20) 저비용 친환경 에천트를 이용한 다층 고종횡비 Si3N4/SiO2 패턴 구조 내 Si3N4 선택적 식각 기술 개발	◦ 저비용 친환경 3D NAND flash memory용 Si3N4 선택적 식각 공정 기술 개발 - 다양한 용매 및 첨가제를 이용해 식각액의 밀도, 점도, 극성, pH 등을 조절하여 고단 Si3N4/SiO2 패턴 내에 침투 가능한 식각 기술 개발 - Si3N4/SiO2 패턴의 구조적 특성 (critical dimension 간격, 종횡비, Si3N4 및 SiO2 층의 두께 등)에 따른 식각액의 흐름 및 물질전달을 수치해석을 통하여 예측하고, 이를 기반으로 Si3N4 선택적 식각 공정 개발 - SiO2의 식각 또는 이상성장이 없이, Si3N4를 선택적으로 식각할 수 있는 식각 공정 개발 - 고온, 고농도 산성 용액을 사용하는 기존 H3PO4 기반 Si3N4 선택적 식각 공정에서 발생하는 환경 및 안전 문제를 해결할 수 있고, 저비용이며 친환경적인 소재를 이용한 새로운 Si3N4 선택적 식각 공정 개발
	(과제21) 식각 공정 플라즈마 진단용 AI 기반 고기능 OES 센서 기술 개발	◦ 식각 공정 플라즈마 대상 저분해능 OES 센서 취득 데이터의 고기능화 - 식각 공정 플라즈마 모니터링의 광신호 세기 구별 가능한 AI 학습 기반 광신호 해석 기술 - 광학적 분해능 (Optical Broadening, 광신호의 반치전폭) : 0.5 nm 이하 (공정 플라즈마 모니터링 기술 적용 가능 기준) ◦ OES 신호 기반 공정 플라즈마 정보 모니터링 알고리즘 개발 - 전자 밀도 ne: 1010~1012 cm-3 - 전자 온도 에너지 분포 함수(Generalized Maxwellian 모델 기반 Teff: 1~5eV ) - 고에너지 전자 (> 10 eV) 특성 변동 모니터링(Bi-maxwellian and Beam-shifted maxwellian 모델) - 식각 가스종 밀도 nF : 1011~1013 cm-3 - 플라즈마 특성 인자 및 식각 가스종 밀도 진단 정확도 향상을 위한 구체적 근거 제시 ◦ OES 신호 및 시창구 투과율 모델 기반 벽면 상태 인자 생성 알고리즘 - 시창구의 오염 (Window Contamination)에 의한 광신호 왜곡 보정 기술 및 보정 향상 기술 방안 제시 ◦ 펄스 플라즈마 대상 공정 플라즈마 통합 모니터링 (데이터 생산)기술 개발 - 고속 분광 센서 기반의 펄스 주기 내 펄스 플라즈마 방출 광신호 해석 알고리즘 개발 및 모듈 내 장착 - 저광량 FT-OES 신호잡음비 개선을 위한 AI 학습 기술 기반의 저광량 및 노이즈 우세 펄스 광신호 해석 알고리즘 개발 ◦ AI 학습 기술 기반 OES 센서 고기능화 및 장비 장착 모듈화 기술 - 광신호 데이터 취득 데이터 흐름 및 분류 체계 내재 - OES 센서의 식각 공정 장비 및 타 센서 데이터 병합 모듈 체계 개발 - 공정 모니터링 인자 출력 시스템 및 사용자 인터페이스 (User Interface, UI) 수립 포함한 모듈 개발
	(과제22) Static & Dynamic Plasma Network 진단 센서 개발	◦ Plasma 공정/장비 Network 진단센서 및 Root Cause Finding 기술개발 - 센서는 반드시 비 침습적(non invasive) 방식의 기술 개발 필수 ◦ Static & Dynamic RF Signal 분석 - static RF 분석은 수개월에 걸친 장기간 모니터링이 가능하도록경시변화 관점에서 key parameter 특성 및 도출 - pulse plasma 모니터링이 가능한 수준으로 Dynamic의 time resolution : 1μs 이하 ◦ Signal Spectrum 분석을 통한 정상/비정상, 불량유무 판단 - 공정 결과와의 매칭 연계 연구 (필요시 투자기관의 대외비 공정 데이터 공유) ◦ Hardware적 불량위치 (신호방해원인) 추적 및 위치 진단 - 공정장비의 parts 교체 등 Hardware적 불량위치 진단 검증 방법에 관한 연구
	(과제23) Process Chamber 실시간 0.1mT 이상 Leak 감지 기술개발	◦ Process Chamber 실시간 0.1mT 이상 Leak 감지 기술 개발 - 현장적용 가능한 소형화된 실시간 Leak 감지 센서 기술 개발 - N2 ,N2O ,NH3, SiH4 등Gas Flow 조건의 2.5 Torr 유지 상태에서실시간외부Leak 감지 기술 개발 - Pressure 검출 분해능 : 0.1 mT 이하 - 필요시 공정장비 업체와의 연계 방안 고려
	(과제24) 반도체용 고순도 Colloidal Silica 합성기술 개발	◦ Stack height 증가/pattern 미세화에 따른 CMP remonval rate 극대화 및 scratch 최소화할 수 있는반도체 CMP slurry용 고순도 Colloidal Silica 합성기술 개발 - Silica 입자 크기 및 shape 조절 기술 개발 - Silica 입자 균일도 제어기술 개발 - Metal impurity 제어 기술 (under ppb level)
	(과제25) 차세대 Neuromorphic (In-Memory) computing 向 소자 설계 기술	◦ 단위 Synapse 소자(SOT, RRAM, PCM, FEFET등) 기술개발 및 universal switching compact modeling 개발 · 단위 NVM 소자 用 Simulation 모델 및 Compact Model 개발 · 성능 평가 방법론 개발 (FOM, STC) · STC-level / Block-level 성능 평가 방법론 확보 · Block-level 회로 성능 개선효과 평가
	(과제26) Technology Design Automation (TDA) 기술	◦ Auto Calibration 기술 및 AI 기반 컴팩트 모델 개발 · 구조-물성-ET 통합 Auto Calibration 기술 개발 · AI 기반 Real time Simulation 컴팩트 모델 (Process/Device) 개발
	(과제27) 차세대 센서향 메타 광학 구조 설계 기술	◦ 픽셀 소형화에 따른 Microlens 및 컬러필터 성능 열화 및 센서 감도 개선 ◦ 0.5um 이하 픽셀 이미지 센서 향 메타 광학 구조 설계 (Color Filter 및 Microlens 대체) ◦ Generative model 기반 Topology 설계 최적화 기술 ◦ AI기반 고속 시뮬레이션 기술 ◦ 물리 기반 AI + Simulation Convergence 기술
	(과제28) 자율주행로봇용 3D LiDAR 개발 (반도체 물류자동화)	◦ 반도체 FAB 內 주변 환경을 3차원(x,y,z축) 정보로 실시간으로 처리 가능한 LiDAR 개발 · 저전력 설계 기술 · 3D data 수신을 위한 광학 구조 개발 · 실시간 data 처리 algorithm 개발
	(과제29) High-resolution EUV 노광 공정을 위한 포토 레지스트 후보 반응기 개발	◦ EUV 파장에 흡광이 높으며, electron 및 산을 내놓는 구조체 분석 및 합성 기술 개발 ◦ EUV에 반응 속도가 빠른 탈리 가능한 구조체 디자인 및 합성 개발 ◦ 정량적 목표 - EUV 흡광도 40% @필름 두께 600A - EUV 10mJ 노광 후 Dissolution rate ≥5000A/sec @TMAH 2.38% aq. solution
	(과제30) SoC 반도체의 고품질 병렬 테스트 장비의 원천 기술 개발	◦ SoC반도체 테스트 장비 기술 - 동시 테스트 크기: > 64 para - test interface 속도: > 250MHz ◦ 고장 검출 및 예측 기술 - 테스트 결과 값의 통계적 분석 정확도: 86% - 미세 고장 및 소프트에러 진단 기능 제공 - 영구 손상 불량 검출률: 90% (ISO 26262 standard ASIL B 기준) ◦ AWG/Digitizer - AWG resolution: 16bit - Digitizer resolution: 16bit ◦ Component들의 mismatch들로 인한 nonlinearity 성분 등을 ADC 출력과 calibration 알고리즘을 통해 성능을 예측하고 이를 calibrator를 이용해 보정함
	(과제31) 고온 (1000도 이상) 챔버 내부의 Wafer 온도 Reading 기술 - 고온에서 사용 가능한 Wafer Type의 센서	◦ IR방식의 Pyrometer 보다 실제 온도와 근접하게 측정할 수 있는 기술 - 현재의 고온(1000도 이상) 챔버에서 가능한 기술 부재 - 300~400도 온도 대역에서 사용 가능한 Wafer Type 온도 센서가 기술적 한계로 알고 있음 - Wafer 전면의 온도 구배를 확인할 수 있는 기술 필요
	(과제32) 고전력 반도체 용 SiC 기판 세정을 위한 고청정 세정액 개발 및 이를 이용한 세정 기술 개발	◦ SiC 기판 세정을 위한 고청정 세정액 및 세정 기술에 관항 연구 - SiC 기판 산화제 및 식각제에 관한 연구 - Particle/오염을 제거하기 위한 세정액 연구 - Particle/오염 Free를 위한 세정 기술 개발 ◦ Metal Contamination : ≤1e11 atoms/㎠ ◦ Defect : ≥90% (TUA, Total usable area)
반도체 소재	(과제33) 초임계 유체 세정액 개발	◦ 세정 타겟에 따른 세정액 개발 및 세정 메커니즘 연구 (세정타겟: (particles, metals, organic contaminants, ionic contaminants, Photo resist 잔여물 등) ◦ 오염원 추척을 위한 평가 및 계측 기법 연구
	(과제34) CMP 경시성 없는 PAD/ DISK 개발 및 공정 기술 제안	◦ 경시성이 낮은 PAD 소재 개발 ◦ PAD Pore의 균일도를 향상시킬 수 있는 Pore 설계 기술 개발 ◦ 경시성 제어가 용이한 Diamond Disk 설계 및 제작 기술개발
	(과제35) Edge Profile 제어 용이한 Membrane / Retainer Ring 설계	◦ membrane zone 별 독립적인 압력제어 기술 개발 - Edge profile 제어 가능한 Membrane 구조 개발 - Edge Rebounding 최소화 Retainer Ring 구조 개발 ◦ 공정 조건별 WF 표면압력 분포 계산연구 ◦ 실시간 feedback 제어를 위한 membrane내 실시간 면압측정 기술개발
	(과제36) High-resolution EUV 노광 공정을 위한 건식 포토 레지스트 소재 개발	◦ EUV 노광시 Dts(Dose to Size) 감소 가능한 전구체 소재 기술 개발 ◦ NILS(Normalized Image Log Slope) 증가 가능한 전구체 소재 기술 개발
시스템반도체	(과제37) AI를 위한 차세대 DPU 아키텍처 개발	◦ 딥러닝 연산에서 효율적인 데이터 접근을 위한 DPU 데이터 전송 및 관리 기술 개발 - 데이터 경량화를 위한 GPU 동작 전 DPU의 데이터 증류 및 양자화 전처리 기술 연구 - 딥러닝 연산의 효율적인 데이터 이동을 위한 GPU의 데이터 패턴 분석 및 관리 기술 개발 ◦ 시스템 보안 강화를 위한 DPU 데이터 보안 및 암호화 기법 개발 - 스토리지 및 메모리를 포함하는 host unit간 데이터 중요도 판별 및 별도 보안 기술 적용 - 신속한 데이터 암호화/복호화를 위한 QoS보장 indirect 암호화 가속 기법 및 bulk cryptographic 프로세싱 연구 ◦ 초저지연 대용량 통신을 위한 차세대 광 스위칭 패브릭 기반 DPU 인터커넥트 아키텍처 연구 - DPU의 데이터 처리 프로세서와 각 host unit 간 데이터 요구량을 고려한 실리콘 포토닉스 기반 DPU 인터커넥트 아키텍처 설계
	(과제38) 차세대 데이터센터의 파일시스템을 고려한 SSD 최적화 컨트롤러 개발	◦ 워크로드와 SSD에 최적화된 데이터센터 File System 분석 및 최적화 - 차세대 데이터센터 워크로드의 벤치마크 개발 ◦ 차세대 데이터센터용 SSD의 최적화를 위한 FTL 아키텍처 개발 - Address Mapping, Garbage Collection, Wear Leveling의 STL (Section Translation Layer) 개발 - 페이지 관리를 위한 BML(Bad-block Management Layer) 개발 ◦ FTL 컨트롤러 개발 - 블록당 Writing 모니터링 및 균등 분배 - 주기적인 블록일괄삭제 기능(Gabage Collction) - SSD 여유공간 관리 기능 ◦ DC FileSystem 환경에서 새로운 FTL 기술 평가
	(과제39) RGB-IR CMOS Image Sensor 기술 개발	◦ 0.001lux 조도 환경에서 영상 식별이 가능한 CMOS Image Sensor 기술 개발 - RGB/IR 영상 합성 기술 개발 - Full HD, QHD 급 이상의 resolution 지원 - Pixel 1.12um 이상 및 Quad Bayer 형태 등 다양한 형태의 Color Filter Array 적용 가능 ◦ Full HD 240fps 이상 지원을 위한 고속 ADC 설계 기술 개발 - 10 bit or 12 bit ADC ◦ Dual Conversion Gain 기술 개발 ◦ High Dynamic Range 기술 개발
	(과제40) 초고속 메모리-시스템(CK 8GHz, DQ 16Gbps) 장비 구조 개발 * 통합형	◦ 초고속 메모리-시스템(CK 8GHz, DQ 16Gbps) 위한 APG(명령, 주소, 데이터) 및 Schedule 구조 개발 - 초고속 명령/주소 생성을 위한 Schedule 기법과 주요 레지스터 정립 - 주소기반 데이터(Address scrambler)와 데이터 단독 생성 기법 * 12Gbps 초과 가능한 Major ate_command sequence 처리방안 ◦ 초고속 메모리-시스템(CK 8GHz, DQ 16Gbps) 위한 초고속 결과처리(손상 주소, 손상 채널, 손상 DUT) 구조 개발 - APG와 Test result module 연동 구조 개발 - 고속 손상 주소 메모리 형태와 Scheduling method 개발 - 손상 주소 메모리의 벡터연계 구동 구조 및 Method 개발 ◦ 초고속 메모리-시스템(CK 8GHz, DQ 16Gbps) 위한 Pin(IO,CK_ref) module 구조 개발 - APG와 Pin module 연동 구조 개발 - Differential pin 1pair(_t/_c), Single-ended IO pin 10ea - Comparator term level H/C/M * Timing deskewing resolution ≤1ps, range ≥5ns
	(과제41) AIoT용 저전력 AI 아키텍처 기술 개발	◦ 센서 데이터의 수집 및 중앙/클라우드 처리 방식에서 각 센서 내 AI 기능을 포함할 수 있는 분산 처리 방식에 필요한 저전력 AI 아키텍처 개발 - AIoT용 저전력 NPU 코어 및 HW 플랫폼 기술 개발 - (Option) NPU용 AI 소트웨어 변환 플랫폼 기술 개발
	(과제42) AR/VR/MR 등을 위한 Micro-display 구현을 위한 OLEDoS 기술 개발	◦ 60PPD(Pixel Per Degree) 이상의 품질의 고정세, 고휘도 OLEDoS 기술 개발 - OLED Backplane IC 기술 개발 - Micro-cavity 적용 OLED 및 COE 기술 개발 - 8K 이상의 고해상도 영상을 120(fps) 처리 가능한 고속 영상 데이터 전송 기술 개발
탄소 중립	(과제43) 낮은 GWP를 갖는 대체 PFC/HFC 가스를 이용한 식각공정개발	ㅇ C3 이상의 PFC 및 HFC 물질 후보군 6종이상 발굴 ㅇ 고순도 대체 PFC/HFC를 이용한 공정성능 검증 - PFC : SiO2 식각 대체가스 Etch Selectivity (SiO2:Mask) > 6" & HFC: 3D NAND HARC 대체 가스: 식각 선택비 (Oxide / Nitride) ≑ 1 - 100nm dia Contact hole에서 ER> 300nm/min - Aspect ratio >20:1에서 SiO2 top CD 증가 < 25 %. - RIE외에 PFC 경우 ALE 적용효과, HFC의 경우 CCP를 이용한 Pulsing의 적용효과 확인 - 300 mm diameter system에서 혼합가스로 검증 - 공정동안의 지구온난화 지수측정평가 (MMTCE) - 위 조건을 만족시키는 PFC/HFC들에 대하여 2종이상 GWP <2000 측정결과 확보 ㅇ IMD 식각특성평가 및 손상평가 ㅇ 배기 PFC/HFC의 회수 가능성 평가 (> 40%) 및 회수된 가스의 순도평가 ㅇ Plasma 및 공정 mechanism 분석
	(과제44) 반도체 온실가스 대기수명 예측을 위한 광기반 라디칼 측정기술	ㅇ 탄소중립 실현을 위한 GWP 평가 표준기술 확보 및 고도화 ㅇ 독성가스 설비 구축 및 안전인증 획득 ㅇ 자외선 광분해 기반 OH 라디칼 생성시스템 구축 ㅇ PL-LIF 기반 OH 라디칼 측정시스템 구축 및 성능평가 ㅇ 복사강제력 측정서비스용 시스템 구축 ㅇ 대기수명 측정 기술 확보 ㅇ 대기모델링을 통한 및 측정값의 실환경 유효성 평가법 개발 ㅇ 적용될 신규가스 GWP 예측을 통한 타당성 평가 협력 ㅇ 서비스 기간 단축 및 신뢰성 제고를 위한 맞춤형 측정법 발굴 및 기획

2. 지원 범위

ㅇ 차세대 반도체 소자, 공정/장비기술, 반도체 소재, 시스템 반도체 설계기술, 탄소중립을 위한 반도체 기술 등

3. 지원 필요성

□ 기술적 지원필요성

ㅇ 반도체 공정의 미세화로 인한 기술한계 극복 뿐 아니라, 이머징 메모리 기반기술의 확보, 로직공정 구현을 위한 다양한 원천기술 확보가 요구됨. 또한, 다양한 패키지 및 설계요구에 대응하는 신기술 확보가 필요

□ 경제적 지원필요성

ㅇ 국내 반도체 산업은 메모리 제조부분에만 경쟁력을 확보하고 있으며, 차세대 소자 및 설계분야, 공정 및 장비재료부품 분야의 기술기반은 매우 취약함. 차세대 적용을 위한 선행기술을 개발함과 동시에 학계의 우수 연구인력을 지속적으로 육성·배출하여 경쟁력 확보기반 구축 및 글로벌 시장 선점 필요

□ 정부/정책적 지원필요성

ㅇ 반도체는 수출 1위 산업으로 우리 경제를 뒷받침하는 분야이나, 최근 미국·중국·일본 등 선진국들간 무역 분쟁의 핵심분야로 대두

- 메모리 초격차 달성, 시스템반도체 및 소재·부품·장비 분야 기술 경쟁력 확보를 통해 진정한 반도체 강국으로 도약해야 할 중요한 시점

4. 지원기간/예산/추진체계

ㅇ 기간 :  33개월 이내  (1차년도 : 9개월, 2-3차년도 : 12개월)

ㅇ 정부출연금 : ‘22년 60억원 이내(총 정부출연금 180억원 이내)

- 총괄과제 : ‘22년 9억원 이내(정부출연금 4.5억 , 민간투자금 4.5억)

- 세부과제별 : ‘22년 3억원 이내(정부출연금 1.5억 , 민간투자금 1.5억)

* 다수의 세부과제로 구성된 통합형 과제의 경우 세부과제 통합범위에 따라 지원금액 결정

* 단, 사업계획서의 사업비는 정부출연금에 대해서만 작성하고, 연구목표 및 내용은 민간투자금을 포함한 총 사업비(정부출연금+민간투자금) 규모로 작성

* 또한, 정부출연금 이외의 민간투자금액은 총괄주관기관과 별도 협약시 민간투자금액과 관련된 사업비 내역서를 추가로 첨부하여 별도 지급 예정 (정부출연금 내역과 이중 계상 불가)

ㅇ 주관기관 : (총괄) 비영리기관 / (세부) 비영리기관

ㅇ 기술료 징수여부 : 비징수